株式会社ジーダット

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            設計制約 レイアウト検証


DC-C

レイアウトの早い段階でミスを削減して設計品質の向上を実現
設計制約の違反を未然に防ぐことにより、手戻りを削減し、設計期間を大幅に短縮

設計制約とは、個々のインスタンスやネットが設計過程で守るべき特性を表わし、自動配置/配線/編集/検証で活用することができます。
DC-Cは、レイアウトデータが設定した設計制約を満たしているかを検証し、インタラクティブに違反箇所を表示するため、容易に修正が可能となります。

DC-Cの主な特長

  • DRC、LVS、LPEでは十分に検証できないインスタンスやネットごとに異なる設計制約を用いた検証を、レイアウト初期段階から実施可能
  • 回路図ベースの制約設定の容易化
  • GUIを用いて制約ルールを容易に作成・編集
  • エラー箇所を検証するために必要な情報表示
  • グラフィックカラーガイダンス表示

設計制約レイアウト検証

検証可能な設計制約

サポートプラットフォーム

Windows/Linux
※詳細はちらのソフトウェアサポートOS一覧をご参照下さい。