α-SX V4.5.0 リリースのお知らせ

お客様各位

2015年7月1日
株式会社ジーダット

α-SX V4.5.0 リリースのお知らせ

この度、半導体集積回路およびフラットパネルディスプレイ向け統合設計環境：α-SXの最新バージョンV4.5.0をリリースしましたので下記の通りご案内いたします。

α-SX V4.5.0の主な特長は以下の通りです。

■ 概要

• OpenAccessのバージョンアップと入出力機能を改良
• 回路設計における対話機能、汎用シミュレータ互換機能を拡張
• レイアウト設計における対話機能、検証機能を拡張
• 微細加工パターン設計における入力機能の拡張、容量抽出精度、処理速度を向上

■ 主なエンハンスメント項目

全体

• テクノロジの編集、ライブラリの新規作成時の操作性を向上
• ライセンスモジュール (FlexNet Publisher) をFlexNet 2014 R2 SP2 (11.13.0.2) にバージョンアップ

OpenAccess入出力

• OpenAccessを22.43.004にバージョンアップ
• 円弧形状のラインの保存、インポートを改良
• テクノロジの編集のアタッチ設定機能を拡張、ライブラリ名一覧表示を改良
• スペーシングルール変換を改良

カスタムIC設計環境
・回路設計
　　- シミュレーション結果の上書きモードをサポート (Circuit-Cube)
　　- セル階層タブのツリー表示をさらに高速化 (Asca)
　　- システムフォントによるXサーバでの表示を高速化 (Asca)
　　- 検索置換機能を拡張 (Asca)
　　- ネットのハイライトでバスビット指定をサポート (Asca)
　　- インポートEDIFで太線幅パラメータを廃止、配線幅をサポート (データ入出力）
　　- HSPICE互換機能を拡張 (Cforce)
・レイアウト設計
　　- システムフォントの改良による滑らかな形状の要素名表示をサポート (Ismo)
　　- ECO機能を拡張 (Ismo)
　　- ビア入力を10倍以上高速化 (Ismo)
　　- エクスポートLEFでのキーワードの非省略出力をサポート (データ入出力）
　　- インポートDEFでPOST処理AXEL実行機能をサポート (データ入出力）
　　- インポートVerilogを4倍以上高速化 (データ入出力）
　　- TVF(Tcl Verification Format)ルールをサポート (Vela-iDRC)
　　- オープンエラー図形出力をサポート (Vela-iDRC)
　　- 下位セルのネットからのテキスト自動生成機能をサポート (Vela-iDRC)
　　- LVL ルール自動作成機能をサポート (Vela-iDRC)
　　- 複数セル一括実行用トップセル自動作成機能をサポート (Vela-iDRC)
　　- Windows上での実行(仮想LinuxVM環境)をサポート (Vela-iDRC)
　　- 各種Selectコマンドをサポート (HayatoDRC)

微細加工パターン設計環境

・「矢印線」入力機能をサポート (FineArts、FineSketch)
・「囲い文字」、「下線付き文字」、「可変ピッチセル」入力機能をサポート (FineArts)
・Anchorでの実行をサポート(FineAcres、FineQap)
・切断線機能、対象外領域機能をサポート (FineQap)
・高速トレース機能をサポート (FineQap)
・コンタクトセル、配線スリットの簡略処理機能をサポート (FineQap)
・使用メモリ量見積もり機能、オーバーラップ容量精度を改善 (FineQap)
・3Dトレースの並列処理をサポート (FineQap)
・HiSIM_HV 2.1.0をサポート (FineVolt)ユーティリティ

ユーティリティ

• ライブラリ間レイヤマージ機能をサポート (Ismo)

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