DownloadJEDAT社およびパートナー企業の DAC2017 出展情報について
株式会社ジーダット
イベント情報
お客様各位
2017年4月27日
株式会社ジーダット
JEDAT社およびパートナー企業の DAC2018 出展情報について
来る2017年6月19日から21日まで、米国テキサス州オースチンにて開催されます「54回 DAC (Design Automation Conference)」において、当社および、パートナー各社は、下記の通り展示・デモを行います。
DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。
デモのご予約は下記メールにて受け付けておりますので、お手数ですが事前連絡をお願いいたします
ご予約、お問い合わせは こちら
Jedat Inc. Booth: #1439
■ Custom LSI
SX-Meisterによるカスタムデザイン用フロアプランを紹介します。
・業界初の抵抗制約ドリブン電源配線用自動ルータ
配線領域と配線形状を自動的に割り当て、EM/IR Drop/ノイズなどを制約条件として考慮し、マージンの少ない最適な電源配線を実現します。
・トップ階層設計において、ネットドリブン環境を保持しながら、レイアウトに最適な階層を構築することで、設計効率を向上します。
□Design / IP Track Sessionで発表を行います。
| タイトル | “Resistance Driven Routing Methodology of Power Supply Network for Low Power and Multiple Voltage Design” |
| Session Title | EmPowering Design |
| Date | 6/19/2017 |
| Oral session | 1:30 PM to 3:00PM Ballroom F |
| Poster session | 5:00PM to 6:00PM Exhibit foor |
■ Power MOS Design
PowerVoltにより、フルチップのPower MOSに対し電気特性を高速に解析し、設計最適化やサインオフを効率化します。
- スタティック解析：電流/電圧/パワー分布/On抵抗
- ダイナミック解析：ポート電流/電圧波形、時刻ごとの電流/電圧分布
- 熱解析：定常熱分布、ボンディングやパッドの境界条件設定
■ Flat Panel Design
SX-Meisterによるフラットパネルディスプレイの設計環境を紹介します。
- IoT、スマホ、車載などで要求される任意形状の配線の高速一括配線を行います。
- LSIに比較して長大な任意形状配線の抵抗・容量をパネル専用のツールで高速・高精度に抽出します。
Aldec, Inc. Booth: #421
下記のデモンストレーションを行います。
ご予約は不要ですので、直接ブース（＃421）へお越し下さい。
■ 01:Industrial IoT Applications: Pick & Place – Embedded Vision & uARM Robot Control and IoT Gateway with Amazon AWS
■ 02:High-Performance Computing (HPC) Applications: Object Movement Detection ViBe Algorithm and Genome Short Reads Alignment
■ 03:HES Prototyping & Emulation Solutions
■ 04:Embedded Vision Applications for Automotive: ADAS Multi-Camera Surround View and Driver’s Face & Eyes Detection
■ 05:Continuous Integration Solution for RTL Designs
■ 06:Improving Accuracy of RTL DRC and CDC Analysis with Assertions-Based Verification
■ 07:Design Rule Checking (DRC) for Common SystemVerilog Design Mistakes
■ 08:SoC HW/SW Co-Simulation using QEMU
■ 09:Mixed-Signal Simulation with Aldec and Silvaco
Dorado Design Automation, Inc. Booth: #1620
■ Intel, Samsung,および TSMC 7nm を含む、先端ファブのECO フローが整う!
■ Auto Partition, Timing Aware Legalization and De-fragmentation Autofixなどの新な “Advanced Feature for Timing ECO“ をリリース
■ 新たに”ECO for Dynamic Power and Reliability” が IR Drop ECOをサポート
■ 4つの実用的なECOフローがすべてのニーズをカバー :
- Hierarchical ECO Flow : Fast timing closure for huge hierarchical chips.
- Tweaker Low Power Flow : Minimum over design for low power chips.
- Advanced ECO Flow : Effective timing fix for critical timing paths.
- Tweaker CPU Flow : Balanced power & chip for CPU cores.
FishTail Design Automation, Inc. Booth: #821
制約検証、生成、管理のソリューションを紹介します。
■ 制約検証
- フォーマルな検証、Generated ClockのPeriod/Alignment、Timing exception、非同期リセット、グリッチ、reset domain crossing検証
- 検証とアサーションフローにより、1-3%までエラーを自動で削減し、デバグを可能とします。
- DAC User Track Paper で”Achieving ROI through an Automated Hybrid Approach to Timing Exception Verification” をMediatekのKaowen Liu氏が事例発表します。
WEDNESDAY June 21, 5:00pm – 6:00pm | Exhibit Floor
■ 制約生成
- RTLからClock 定義/Clock groupsを自動抽出し、EXCELやclockブラウザーで管理できます。
- タイミングに影響なしにclocks/registerを削減します。例えば、1つのSDCファイルに多くのfunctionalかtest modeの制約がある場合、P&Rの実行速度を2倍向上させることが可能です。
- フォールスパス・マルチサイクル・clock groupsなどのtiming exceptionを生成し、QoRを向上
- DAC User Track Paper で“Significantly Improving Place & Route Runtime by Minimizing Clocks/Register”, Texas InstrumentsのVenkatraman Ramakrishnan氏が発表します。
MONDAY June 19, 5:00pm – 6:00pm | Exhibit Floor
■ 制約管理
- 制約のトップ階層、ブロック階層間で制約情報のマッピングをおこない、その間で等価性検証を行うことで、ピンポイントでデバッグを行うことが可能性になります。
- DAC User Track Paper で“Using SDC Equivalence Check to Verify that IP Constraints Are Correctly Reused in an SoC”, IntelのDinesh Tadepalliが発表します。
TUESDAY June 20, 5:00pm – 6:00pm | Exhibit Floor
Fractal Technologies Booth: #939
Crossfireの最新バージョンをご紹介致します。
■ State of the art IP validation tools
Fractal Technologiesが提供するCrossfireは、設計で使用されるさまざまなデータフォーマットに対して、それらの一貫性を検証することで、スタンダードセルライブラリ、IOライブラリ、汎用IPブロック（デジタル、ミックスドシグナル、アナログ、メモリ）の品質を向上させます。
IC Manage, Inc. Booth: #1539
次世代データ／IP管理ツールをご紹介します。
■ PeerCache：10X高速、1/10省ディスクな並列ワークフロー。
PeerCahce最新情報はこちら。
http://www.deepchip.com/items/0571-05.html
■ Envision：設計のビッグデータ解析。ダッシュボードのカスタマイズが新しい。
■ GDP：100X高速化されたグラフDBを含む機能拡張。
■ Cooley DAC Troublemaker’s Panel：
6/19（月）3:00-4:00pm、Dean Drako
http://www.deepchip.com/register_DAC_trouble_17.html
ProPlus Design Solutions, Inc. Booth: #1413
回路シミュレータ NanoSpice/NanoSpice Gigaを中心に下記を展示します。
■ NanoSpice Giga
FastSPICEを置き換えられるだけの高精度と、10兆個の素子からなる大規模回路をシミュレーションできるキャパシティとを両立した、業界随一のGigaSpiceです。SPICEの高精度シミュレーションを高速、かつFastSPICEのオプション不要でスケーラブルに実現します。
■ NanoSpice
5000万素子の回路をシミュレーションできるキャパシティを持ちつつ、これまでのSPICEシミュレータの置き換えを可能にする高速性と精度を実現した、業界最速かつ最高精度のSPICEシミュレータです。並列処理によるスケーラビリティを経済的に実現するシミュレータでもあります。
■ ME-Pro
プロセスとデバイスの評価ツールであり，下記の用途で業務を効率化できます。・SPICEモデルライブラリの調査・検討・設計対象となる回路を考慮しながらプロセスプラットフォームを評価・複数のプロセスプラットフォームのベンチマークや，プロセス改版に伴う特性変化の管理
Scientific Analog, Inc. Booth: #1721
高速・高精度のアナログ・ミックストシグナルシミュレーションを完全にSystemVerilog上で実行するためのモデルを自動生成する環境を展示します。
■ XMODEL
高速・高精度のアナログ・ミックストシグナルシミュレーションをSystemVerilog上で実行することを可能にします．
■ GLISTER
XMODELとMODELZENをCadence社Virtuoso®に統合するグラフィカル・ユーザ・インタフェースです。
■ MODELZEN
XMODEL/SystemVerilogモデルを回路図・ネットリストから自動生成します。
Xpeedic Technology, Inc. Booth: #1923
最新の先端テクノロジに対応するアナログ・ミックストシグナルICの設計サイクルを短縮するためのEDAソフトウェア、ならびにIntegrated Passive Device (IPD)を展示します。
■ EDA ソフトウェア:
ICパッケージ・PCBのシステム設計を加速する、シグナル・インテグリティ・ツール
■ IPD:
高性能のRFフロントエンドモジュールをSiPで実現するIPポートフォリオ
これらの製品・ソリューションは、モバイル・IoTデバイス、コンピュータ・ネットワークシステムを製造する企業に採用されています。
皆様のご来場をお待ち申し上げております。
お問い合わせは こちらまでお願いいたします。
以上
2017年4月27日 第１報
2017年5月8日 Fractal Technologiesの出展情報を追加しました
2017年5月11日 Dorado Design Automation, Inc., FishTail Design Automation, Inc. の出展情報を追加しました
2017年5月24日 IC Manage, Inc., Aldec, Inc.の出展情報を追加しました
＊パートナー企業の情報は随時追加いたします。