株式会社ジーダット

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2021年3月12日
株式会社ジーダット

半導体(LSI)設計のESD検証及びラッチアップ検証に対する検証手法の提案



株式会社ジーダット(本社:東京都中央区、社長:松尾和利、以下「ジーダット」)は、2020/12/25にリリースした SX-Meister PowerVolt(V10.0)で、半導体(LSI)製品における信頼性確立に重要な解析項目である、ESD検証及びラッチアップ検証の検証手法を提案しました。
半導体(LSI)設計においては、急速な高速化及び低消費電力化の開発が進む一方で、信頼性を設計段階で確立するために、ESD検証及びラッチアップ検証の必要性がますます重要な項目となっています。
しかしながら設計(シミュレーション)の段階でESD/ラッチアップ現象を解析・検証するためには、配線・デバイスのレイアウトの抵抗分布に加えて、半導体基板の構造を含んだモデル化が必要であるため、EDAツールで扱うためには半導体プロセス・構造に関する高度な知識が求められていました。

このたび、ジーダットは SX-Meister PowerVoltの中核を成す
・高精度な配線寄生抵抗抽出機能
・論理演算/デバイス定義機能
・DC/Tran解析機能
をベースに、上記の高度な知識をツールの解析機能に実装することにより、ESD検証及びラッチアップ検証へのハードルを下げる手法を提供いたします。

今回リリースしたESD検証機能及びラッチアップ検証機能の概要は以下となります。
(1)ESD検証機能の概要
ESD検証はHBM(Human Body Model) / MM(Machine Model) / CDM(Charged Device Model)等が挙げられますがPowerVoltはHBMをターゲットに検証を行います。
検証対象の信号PAD及び電源/GND PADを対象に、ESD保護素子を含めた放電経路の検証を実施します。
(2)ラッチアップ検証機能の概要
半導体の構造上、基板内には寄生バイポーラトランジスタ(pnp, npn)が形成されます。
寄生バイポーラによりサイリスタを形成する箇所が発生し、サージ等チップへノイズが飛び込んだ場合、サイリスタがONとなり過電流が流れ続けるラッチアップ現象が発生します。
PowerVoltは基板内の寄生バイポーラトランジスタ(pnp, npn)を抽出し、サイリスタが形成された箇所に対してラッチアップ 現象が発生する危険性があるか検証を行います。
SX-Meister/PowerVolt(V10.0)のESD検証機能及びラッチアップ検証機能は、検証対象のデータ規模に制限を設けていますが引き続き、性能/精度向上を行っていきます。
ESD検証機能においては、CDM等の検証手法についても開発を進めていきます。

今後とも、ジーダットは半導体(LSI)設計の改善に向けて研究・開発を継続し世界に発信していきます。
以上



【お問い合わせ先】
 EDA開発本部 EDA技術2部 六川 裕幸
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