お客様各位

2019年4月26日
株式会社ジーダット

JEDAT社およびパートナー企業の DAC2019 出展情報について

来る2019年6月3日から5日まで、米国ネバダ州ラスベガスにて開催されます「56回 DAC(Design Automation Conference)」において、当社および、パートナー各社は、下記の通り展示・デモを行います。
DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。
デモのご予約は下記メールにて受け付けておりますので、お手数ですが事前連絡をお願いいたします。

ご予約、お問い合わせは こちら

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Jedat Inc.　　　Booth: #560

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　　■ SX-Meister:
　　　LSI設計者の匠の技を反映・継承して、高品質な設計を実現できる次世代回路・レイアウトシステム
　　■ SX-Meister/Asca-Advanced
　　　要素回路単位のセル（AnaCell）を用いた、アナログ設計を可能とし、設計効率の向上、設計資産の蓄積の標準化を可能とします。新たに開発した自動バイアス設定機能によりさらに効率化が可能となります。
　　■ SX-Meister/PowerVolt
　　　メモリ、ドライバー などのASSPでの複雑な電源ラインにおける、ESDやロバスト性を高精度に解析します。GDSデータから直接可能で、ネットリストは不要なためすべての設計フローで活用できます。

　

DACでのDesigner Trackで、昨年に引き続き、論文が採択されました。
　Design / IP Track Session 58
　Every Joule Counts
　WEDNESDAY June 05, 1:30pm – 3:00pm | N262
　”Practical Cell Based Analog Design MethodologyⅡ (AnaCell)”　

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Dorado Design Automation, Inc.　　　Booth: #520

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Tweaker ECO Platformは、7nm、5nmなどの最先端テクノロジノードをサポートしています。
■ 最新のTotal ECO Solutionは、Analysis System、ECO System、およびRecovery Systemで構成されています。
■ Tweaker Analysis System
　– ECO修正前の実際のボトルネックを特定する、Review-then-Fixメカニズムを提供します。
■ Tweaker ECO System
　– あらゆる種類の違反を修正し、ECOの繰り返し回数を大幅に削減します。
■ Tweaker Recovery System
　– 未使用スペース、リーク/ダイナミックパワー、および信頼性を最適化することで、設計の冗長性を保証します。

Dorado社 申し込みサイトへのリンクはこちら

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FishTail Design Automation, Inc.　　　Booth: #511

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制約検証、生成、管理のソリューションを紹介します。
■ 制約検証
　- フォーマルな検証、Generated ClockのPeriod/Alignment、Timing exception、非同期リセット、グリッチ、reset domain crossing検証- 検証とアサーションフローにより、1-3%までエラーを自動で削減し、デバグを可能とします。
　これらの検証機能が、なぜ業界をリードする企業のSoCやIPで利用されているかを紹介します。
■ 制約生成
　- Socやその構成ブロックにおける、すべてのClock定義や、ClockGroupをIPブロックから自動生成します。- RTLからClock 定義/Clock groupsを自動抽出し、EXCELやclockブラウザーで管理できます。
■ SDC等価検証
　- RTLとサインオフネットリスト間の等価性を検証します。同時にIPから提供されるSDCが、SoCで適用された場合での一貫性を検証します。

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Fractal Technologies　　　Booth: #561

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TRUST YOUR IP BUT VERIFY
　フラクタルの製品は、設計で使用されるすべての異なるデータフォーマット間の一貫性をチェックし検証することで、スタンダードセルライブラリ、IOライブラリ、および汎用IPブロック（デジタル、ミックスドシグナル、アナログ、およびメモリ）の品質を向上させます。 フラクタルは、”Crossfire”と”IPdelta Software Tool Suite”を提供しています。
新製品 – IPバージョン検証ソリューション “IPdelta”
　　ラクタルはDACで新製品「IPdelta」のデモを行いますのでbooth 561にお越しくださいますようお願いいたします。

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IC Manage, Inc.　　　Booth: #325

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■ GDP-XL
　：IC設計のための次世代データ管理ツールです。Perforce とGit ユーザ向けの新しいオプションを紹介します。
■ PeerCache
　：クラウド利用時の性能向上と、オンプレミスでのストレージアクセス向上を実現します。
■ Envision
　：プロジェクト追跡、テープアウト予測、検証を行います。

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ProPlus Design Solutions, Inc.　　　Booth: #354

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■ NanoSpice Giga(TM) が実現する、FastSPICEに代わる高精度ソリューション
　- メモリ・フルチップ設計を可能にする、10兆個の素子を扱う唯一の SPICE シミュレータ
　- 電流・パワー・タイミングを正確にシミュレーション可能- マルチスレッドによる速度スケーラビリティ
　- FastSPICE 特有のシミュレーションオプション不要
■ NanoSpice(TM) が実現する、既存 SPICE に代わる高スループットソリューション
　- アナログ・ミックストシグナル設計を余裕でこなす、5,000万個以上の素子を扱う最高速の SPICE シミュレータ
　- 既存 SPICE シミュレータとの互換性を完全に維持しつつ、経済的なスケーラビリティを提供するパラレル SPICE シミュレータ

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Scientific Analog, Inc.　　　Booth: #950

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XMODEL、GLISTER、MODELZENを用いることで、Analog/Mixed Signal ICを、SystemVerilog上で効果的に検証する環境を提供します。
■ XMODEL
　- Analog/Mixed Signal System を、SystemVerilog シミュレータ上で高速・高精度シミュレーションすることを可能にします。
■ GLISTER
　- Cadence(R) Virtuoso(R) 環境の回路図から、コードを書くことなくアナログ回路の SystemVerilog モデルを作成することができます。
■ MODELZEN
　- 回路ネットリストから SystemVerilog モデルを抽出する、アナログ回路用自動モデル生成ツールです。

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Silicon Creations, LLC　　　Booth: #525

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Simplify Design Automation, Inc.　　　Booth: #560

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SimplifyDA社は手配線設計の分野に高速かつ高品質の自動配線ツールを提供し、設計時間の大幅な短縮を実現します。
■ SimplifyPCB：PCB設計向け自動配線ツール。BGA部品を多用する多層PCB設計に適した各種自動配線機能を手配線同等の配線率で提供。
■ SimplifyPKG：ICパッケージに対するフィージビリティ・スタディや手設計を大幅に軽減する自動配線機能を提供。
■ SimplifyFPD：フラットパネルディスプレー設計向け自動配線ツール。FPD設計に必要な高品質な自動配線を提供。

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Truechip Solutions Pvt. Ltd.　　　Booth: #355

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検証IPスペシャリストであるTruechipは、設計および検証ソリューションの大手プロバイダーで、ASIC、FPGA、およびSOCの開発に伴うコストとリスクを軽減できます。また業界初の24時間年中無休のサポートモデルを提供し、VIP統合、カスタマイズ、SOC検証を支援します。

Truechipには非常に大規模で包括的なVIPラインナップとともに、デバッグ環境のTruEYE GUIによってデバッグパラダイムをトランザクションレベルからシグナルレベルに変更し、デバッグ時間を最大50％短縮します。
VIPおよびTruEYE GUIのデモはブース＃355でご覧いただけます。

DACにてPCIe Gen2のVIPライセンスを2セット1年間無料でご提供します。詳しくは下記をご参照ください。
https://www.truechip.net/free-vip-offer

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皆様のご来場をお待ち申し上げております。

お問い合わせ、ご予約はこちら までお願いいたします。

以上

2019年4月26日　第１報
2019年5月 7日　Dorado Design Automation, Inc.、Scientific Analog, Inc. の出展情報を追加しました
2019年5月10日　Simplify Design Automation, Inc. の出展情報を追加しました
2019年5月15日　Fractal Technologies の出展情報を追加しました
2019年5月23日　Truechip Solutions Pvt. Ltd. の出展情報を追加しました

＊パートナー企業の情報は随時追加いたします。

お客様各位

2018年5月22日
株式会社ジーダット

JEDAT社およびパートナー企業の DAC2018 出展情報について

来る2018年6月25日から27日まで、米国カルフォルニア州サンフランシスコにて開催されます「55回 DAC(Design Automation Conference)」において、当社および、パートナー各社は、下記の通り展示・デモを行います。
DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。
デモのご予約は下記メールにて受け付けておりますので、お手数ですが事前連絡をお願いいたします。

ご予約、お問い合わせは こちら

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Jedat Inc.　　　Booth: #2339

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　　■ SX-Meister:
　　　LSI設計者の匠の技を反映・継承して、高品質な設計を実現できる次世代回路・レイアウトシステム
　　■ SX-Meister/Asca-Advanced
　　　要素回路単位のセル（AnaCell）を用いた、アナログ設計を可能とし、設計効率の向上、設計資産の蓄積の標準化を可能とします。新たに開発した自動バイアス設定機能によりさらに効率化が可能となります。
　　■ SX-Meister/GT-Router
　　　大規模カスタムSoCや、アナログチップでのクリティカルな信号・電源線を制約ドリブンで自動配線を可能とします。

　

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Dorado Design Automation, Inc.　　　Booth: #2417

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■ Intel, Samsung,および TSMCの全ての先端7nmのECO フローが整う
■ 新たなECO Platformとして、Recovery system (Area/Power/Reliability)が統合される
■ 新たなECO Platformで、dynamic power ECO, IR drop ECOをサポート
■ 4つの実用的なECOフローがすべてのニーズをカバー :
　- Hierarchical ECO Flow : Fast timing closure for huge hierarchical chips.
　- Tweaker Low Power Flow : Minimum over design for low power chips.
　- Advanced ECO Flow : Effective timing fix for critical timing paths.
　- Tweaker CPU Flow : Balanced power & chip for CPU cores.

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FishTail Design Automation, Inc.　　　Booth: #2648

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制約検証、生成、管理のソリューションを紹介します。
■ 制約検証
　- フォーマルな検証、Generated ClockのPeriod/Alignment、Timing exception、非同期リセット、グリッチ、reset domain crossing検証
　- 検証とアサーションフローにより、1-3%までエラーを自動で削減し、デバグを可能とします。
■ 制約生成
　- RTLからClock 定義/Clock groupsを自動抽出し、EXCELやclockブラウザーで管理できます。
　- タイミングに影響なしにclocks/registerを削減します。例えば、1つのSDCファイルに多くのfunctionalかtest modeの制約がある場合、P&Rの実行速度を2倍向上させることが可能です。
　- フォールスパス・マルチサイクル・clock groupsなどのtiming exceptionを生成し、QoRを向上
■ 制約管理
　- 制約のトップ階層、ブロック階層間で制約情報のマッピングをおこない、その間で等価性検証を行うことで、ピンポイントでデバッグを行うことが可能性になります。

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Fractal Technologies　　　Booth: #2333

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最先端のIP検証ツール

　■ 設計で使用されるあらゆるデータフォーマットに対して、それらの一貫性をチェックし検証します。これによりスタンダード・セル・ライブラリ、IOライブラリ、汎用IPブロック（デジタル、ミックスド・シグナル、アナログおよびメモリ）の品質を向上させることができます。
　■ Crossfireソフトウェアに加え検証サービスやカスタマイズサービスを提供しています。

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IC Manage, Inc.　　　Booth: #2618

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■ GDP XL：
　Plastic SCMベースの分散データ管理に対応した新しいHybridデータ管理ツール
■ PeerCache：
　オンプレミスのディスク統合環境
■ PeerCache Cloud：
　クラウド環境を含めた統合設計環境
■ Envision：
　設計見える化ツール

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ProPlus Design Solutions, Inc.　　　Booth: #2439

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■ NanoSpice Giga(TM) が実現する、FastSPICEに代わる高精度ソリューション
　- メモリ・フルチップ設計を可能にする、10兆個の素子を扱う唯一の SPICE シミュレータ
　- 電流・パワー・タイミングを正確にシミュレーション可能
　- マルチスレッドによる速度スケーラビリティ
　- FastSPICE 特有のシミュレーションオプション不要
■ NanoSpice(TM) が実現する、既存 SPICE に代わる高スループットソリューション
　- アナログ・ミックストシグナル設計を余裕でこなす、5,000万個以上の素子を扱う最高速のSPICE シミュレータ
　- 既存 SPICE シミュレータとの互換性を完全に維持しつつ、経済的なスケーラビリティを提供するパラレルSPICEシミュレータ
■ プロセスとデバイスをよりよく知ることで、競争力を強化するソリューション群
　- ファウンドリの標準モデリングツール BSIMProPlus(TM)- 1/f雑音測定とプロセスばらつきを測定する，業界標準システム 9812DX
　- プロセスとデバイスを評価・解析して回路設計をアシストする ME-Pro(TM)
　- 回路のプロセスばらつき特性を評価、予測し、PPA(Power/Performance/Area)と歩留まりの向上に寄与するNanoYield(TM)

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Scientific Analog, Inc.　　　Booth: #1357

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■ XMODEL
　Analog/Mixed Signal System を、機能モデルまたは回路レベルモデルを用いて、SystemVerilogシミュレータ上で高速・高精度シミュレーションすることを可能にします。XMODEL は、SPICE を起動することなく SystemVerilog 上でアナログ回路をシミュレーションすることができるため、SPICE・Verilog-AMS・Real-Number Verilog など、既存のツールでは困難なディジタル・アナログ混載の大規模Mixed Signal システムの検証を容易にします。
■ GLISTER
　Cadence(R) Virtuoso(R) 環境に組み込む，XMODEL と MODELZEN 向けの GUI です。GLISTER を用いることで、コードを書くことなく回路図上で簡単にアナログ回路の SystemVerilog モデルを構成し、XMODEL シミュレーションが実行できます。
■ MODELZEN
　XMODEL プリミティブを用いて、回路ネットリストから SystemVerilog モデルに変換する、アナログ回路用自動モデル生成ツールです。

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皆様のご来場をお待ち申し上げております。

お問い合わせ、ご予約は こちらまでお願いいたします。

以上

2018年5月22日　第１報
2018年5月24日　Fractal Technologies、IC Manage, Inc.、ProPlus Design Solutions, Inc.の出展情報を追加しました

＊パートナー企業の情報は随時追加いたします。

お客様各位

2017年4月27日
株式会社ジーダット

JEDAT社およびパートナー企業の DAC2018 出展情報について

来る2017年6月19日から21日まで、米国テキサス州オースチンにて開催されます「54回 DAC (Design Automation Conference)」において、当社および、パートナー各社は、下記の通り展示・デモを行います。

DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。
デモのご予約は下記メールにて受け付けておりますので、お手数ですが事前連絡をお願いいたします

ご予約、お問い合わせは こちら

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Jedat Inc.　　　Booth: #1439

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■ Custom LSI

SX-Meisterによるカスタムデザイン用フロアプランを紹介します。

・業界初の抵抗制約ドリブン電源配線用自動ルータ
配線領域と配線形状を自動的に割り当て、EM/IR Drop/ノイズなどを制約条件として考慮し、マージンの少ない最適な電源配線を実現します。
・トップ階層設計において、ネットドリブン環境を保持しながら、レイアウトに最適な階層を構築することで、設計効率を向上します。

□Design / IP Track Sessionで発表を行います。

タイトル	“Resistance Driven Routing Methodology of Power Supply Network for Low Power and Multiple Voltage Design”
Session Title	EmPowering Design
Date	6/19/2017
Oral session	1:30 PM to 3:00PM Ballroom F
Poster session	5:00PM to 6:00PM Exhibit foor

■ Power MOS Design
　PowerVoltにより、フルチップのPower MOSに対し電気特性を高速に解析し、設計最適化やサインオフを効率化します。

• スタティック解析：電流/電圧/パワー分布/On抵抗
• ダイナミック解析：ポート電流/電圧波形、時刻ごとの電流/電圧分布
• 熱解析：定常熱分布、ボンディングやパッドの境界条件設定

■  Flat Panel Design

　SX-Meisterによるフラットパネルディスプレイの設計環境を紹介します。

• IoT、スマホ、車載などで要求される任意形状の配線の高速一括配線を行います。
• LSIに比較して長大な任意形状配線の抵抗・容量をパネル専用のツールで高速・高精度に抽出します。

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Aldec, Inc.　　　Booth: #421

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下記のデモンストレーションを行います。
ご予約は不要ですので、直接ブース（＃421）へお越し下さい。
　■ 01:Industrial IoT Applications: Pick & Place – Embedded Vision & uARM Robot Control and IoT Gateway with Amazon AWS
　■ 02:High-Performance Computing (HPC) Applications: Object Movement Detection ViBe Algorithm and Genome Short Reads Alignment
　■ 03:HES Prototyping & Emulation Solutions
　■ 04:Embedded Vision Applications for Automotive: ADAS Multi-Camera Surround View and Driver’s Face & Eyes Detection
　■ 05:Continuous Integration Solution for RTL Designs
　■ 06:Improving Accuracy of RTL DRC and CDC Analysis with Assertions-Based Verification
　■ 07:Design Rule Checking (DRC) for Common SystemVerilog Design Mistakes
　■ 08:SoC HW/SW Co-Simulation using QEMU
　■ 09:Mixed-Signal Simulation with Aldec and Silvaco

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Dorado Design Automation, Inc.　　　Booth: #1620

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■ Intel, Samsung,および TSMC 7nm を含む、先端ファブのECO フローが整う!
■ Auto Partition, Timing Aware Legalization and De-fragmentation Autofixなどの新な “Advanced Feature for Timing ECO“ をリリース
■ 新たに”ECO for Dynamic Power and Reliability” が IR Drop ECOをサポート
■ 4つの実用的なECOフローがすべてのニーズをカバー :
　- Hierarchical ECO Flow : Fast timing closure for huge hierarchical chips.
　- Tweaker Low Power Flow : Minimum over design for low power chips.
　- Advanced ECO Flow : Effective timing fix for critical timing paths.
　- Tweaker CPU Flow : Balanced power & chip for CPU cores.

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FishTail Design Automation, Inc.　　　　Booth: #821

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制約検証、生成、管理のソリューションを紹介します。

■ 制約検証
　- フォーマルな検証、Generated ClockのPeriod/Alignment、Timing exception、非同期リセット、グリッチ、reset domain crossing検証
　- 検証とアサーションフローにより、1-3%までエラーを自動で削減し、デバグを可能とします。
　- DAC User Track Paper で”Achieving ROI through an Automated Hybrid Approach to Timing Exception Verification” をMediatekのKaowen Liu氏が事例発表します。
　WEDNESDAY June 21, 5:00pm – 6:00pm | Exhibit Floor
■ 制約生成
　- RTLからClock 定義/Clock groupsを自動抽出し、EXCELやclockブラウザーで管理できます。
　- タイミングに影響なしにclocks/registerを削減します。例えば、1つのSDCファイルに多くのfunctionalかtest modeの制約がある場合、P&Rの実行速度を2倍向上させることが可能です。
　- フォールスパス・マルチサイクル・clock groupsなどのtiming exceptionを生成し、QoRを向上
　- DAC User Track Paper で“Significantly Improving Place & Route Runtime by Minimizing Clocks/Register”, Texas InstrumentsのVenkatraman Ramakrishnan氏が発表します。
　MONDAY June 19, 5:00pm – 6:00pm | Exhibit Floor
■ 制約管理
　- 制約のトップ階層、ブロック階層間で制約情報のマッピングをおこない、その間で等価性検証を行うことで、ピンポイントでデバッグを行うことが可能性になります。
　- DAC User Track Paper で“Using SDC Equivalence Check to Verify that IP Constraints Are Correctly Reused in an SoC”, IntelのDinesh Tadepalliが発表します。
　TUESDAY June 20, 5:00pm – 6:00pm | Exhibit Floor

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Fractal Technologies　　　Booth: #939

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Crossfireの最新バージョンをご紹介致します。
　■ State of the art IP validation tools
　　Fractal Technologiesが提供するCrossfireは、設計で使用されるさまざまなデータフォーマットに対して、それらの一貫性を検証することで、スタンダードセルライブラリ、IOライブラリ、汎用IPブロック（デジタル、ミックスドシグナル、アナログ、メモリ）の品質を向上させます。

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IC Manage, Inc.　　　　Booth: #1539

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次世代データ／IP管理ツールをご紹介します。
■ PeerCache：10X高速、1/10省ディスクな並列ワークフロー。
　PeerCahce最新情報はこちら。
　http://www.deepchip.com/items/0571-05.html
■ Envision：設計のビッグデータ解析。ダッシュボードのカスタマイズが新しい。
■ GDP：100X高速化されたグラフDBを含む機能拡張。
■ Cooley DAC Troublemaker’s Panel：
　6/19（月）3:00-4:00pm、Dean Drako
　http://www.deepchip.com/register_DAC_trouble_17.html

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ProPlus Design Solutions, Inc.　　　Booth: #1413

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回路シミュレータ NanoSpice/NanoSpice Gigaを中心に下記を展示します。
■ NanoSpice Giga
　FastSPICEを置き換えられるだけの高精度と、10兆個の素子からなる大規模回路をシミュレーションできるキャパシティとを両立した、業界随一のGigaSpiceです。SPICEの高精度シミュレーションを高速、かつFastSPICEのオプション不要でスケーラブルに実現します。
■ NanoSpice
　5000万素子の回路をシミュレーションできるキャパシティを持ちつつ、これまでのSPICEシミュレータの置き換えを可能にする高速性と精度を実現した、業界最速かつ最高精度のSPICEシミュレータです。並列処理によるスケーラビリティを経済的に実現するシミュレータでもあります。
■ ME-Pro
　プロセスとデバイスの評価ツールであり，下記の用途で業務を効率化できます。・SPICEモデルライブラリの調査・検討・設計対象となる回路を考慮しながらプロセスプラットフォームを評価・複数のプロセスプラットフォームのベンチマークや，プロセス改版に伴う特性変化の管理

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Scientific Analog, Inc.　　　　Booth: #1721

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高速・高精度のアナログ・ミックストシグナルシミュレーションを完全にSystemVerilog上で実行するためのモデルを自動生成する環境を展示します。
■ XMODEL
　高速・高精度のアナログ・ミックストシグナルシミュレーションをSystemVerilog上で実行することを可能にします．
■ GLISTER
　XMODELとMODELZENをCadence社Virtuoso®に統合するグラフィカル・ユーザ・インタフェースです。
■ MODELZEN
　XMODEL/SystemVerilogモデルを回路図・ネットリストから自動生成します。

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Xpeedic Technology, Inc.　　　Booth: #1923

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最新の先端テクノロジに対応するアナログ・ミックストシグナルICの設計サイクルを短縮するためのEDAソフトウェア、ならびにIntegrated Passive Device (IPD)を展示します。
■ EDA ソフトウェア:
　ICパッケージ・PCBのシステム設計を加速する、シグナル・インテグリティ・ツール
■ IPD:
　高性能のRFフロントエンドモジュールをSiPで実現するIPポートフォリオ
　これらの製品・ソリューションは、モバイル・IoTデバイス、コンピュータ・ネットワークシステムを製造する企業に採用されています。

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皆様のご来場をお待ち申し上げております。

お問い合わせは こちらまでお願いいたします。

以上

2017年4月27日　第１報
2017年5月8日 　 Fractal Technologiesの出展情報を追加しました
2017年5月11日　Dorado Design Automation, Inc., FishTail Design Automation, Inc. の出展情報を追加しました　
2017年5月24日　IC Manage, Inc., Aldec, Inc.の出展情報を追加しました　
＊パートナー企業の情報は随時追加いたします。

お客様各位

2016年5月9日
株式会社ジーダット

JEDAT社およびパートナー企業の DAC2016 出展情報について

来る2016年6月5日から9日まで、米国テキサス州オースチンにて開催されます「53回 DAC (Design Automation Conference)」において、当社および、パートナー各社は、下記の通り展示・デモを行います。

DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。
デモのご予約は下記メールにて受け付けておりますので、お手数ですが事前連絡をお願いいたします。

ご予約、お問い合わせは こちら

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Jedat Inc.　　　Booth: #428

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■ SX-Meister RVT-CircuitSynthesis

アナログ回路のマイグレーション設計期間を1/10に短縮！
再利用ベースの回路パラメータ最適化ツールです。回路特性の等価性を確保する回路パラメータの最適化を行い、対象回路の自動ポーティングを行います。デバイス単位に特性を保証するローカル最適化機能により、設計者の意図したパラメータが自動で得られます。

■ SX-Meister RVT-LayoutSynthesis

　アナログレイアウトのマイグレーション設計期間を1/10に短縮！
　再利用ベースの自動アナログレイアウト合成ツールです。オリジナルデザインのトポロジ情報と抽出した設計制約を再利用することで自動配置配線を行います。
　Design / IP Track Poster Sessionで発表を行います。
　タイトル　“PLL design using automatic analog migration tool”
　Session Title: Design / IP Track Poster Session
　Date : Tuesday, June 7
　Time : 5:00pm – 6:00pm
　Location : Exhibit Floor

■  SX-Meister GT-Router

　業界最速の制約ドリブンパワーメッシュ配線用自動ルータです。対象となる配線領域と配線形状を自動的に割り当て、抵抗やシールド、インピーダンス分離などを制約条件として考慮しつつ、完成度の高い配線を実現します。

■  HOTSCOPE

　- HOTSCOPE
　　テラバイトを超えるSoＣ大規模マスク・レイアウトパターンの解析・デバッグを高速に行えます。レイアウトデータからの回路図生成、ネットトレース機能により、故障診断が容易に行えます。さらに3Dビューイング機能により立体構造を明らかにして診断精度を高めます。
　– HOTSCOPE Parallel Server
　　超高速図形演算処理エンジンにより、ブーリアン演算や面積・エッジ長の計算、ネットトレースなどを高速に行います。

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Aldec, Inc.　　　Booth: #619

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Scalable Emulation Solutions
ASIC Verification Spectrum
各セッションを45分間、3日間行います。
　1-on-1 Technical Sessions and Demos
　■ Session 01:Adopting Accellera SCE-MI standard to reuse FPGA Boards for Simulation Acceleration and Co-emulation
　■ Session 02:Solutions for High Performance Computing (HPC) on FPGA
　■ Session 03:Aldec ASIC Verification Spectrum: A scalable solution from block-level to system-level
　■ Session 04:Design Prototyping on a Scaleable Platform Built on Xilinx Ultrascale FPGA Technology
　■ Session 05:Best Practices for Managing Functional Specification
　■Session 06:Efficient CDC Debugging Using Phase-based Methodology for Large FPGA/ASIC Multi-clock Designs
　■Session 07:At-Speed FPGA Testing, Testbench Reuse and Dynamic Functional Equivalency Checking with RTL Simulation
　■Session 08:Functional Verification: The Good, the Bad, the Ugly
　■Session 09:High Level Synthesis with NEC

セッションへのお申し込みは、https://www.aldec.com/jp/events/704にてご予約をお願いします。

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EDXACT SA　　　Booth: #1722

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物理設計・検証における寄生素子に関連したシミュレーション時間・シグナルインテグリティ・遅延・クロストークを解析します。ポストレイアウト検証フローに容易に組み込みができます。
　■ Jivaro:ネットリスト縮退とシミュレーション高速化
　■ Viso:配線の設計・解析・探索
　■ Belldonne:LPEフローの比較・最適化

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FishTail Design Automation, Inc.　　　　Booth: #1812

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SDCの検証・生成・管理フローをご紹介します。

■ グリッチ（Glitch）検証
　非同期設計でのグリッチを防ぐための、RTLとConstraintsを入力としてフォーマル検証とアサーションを使った新たな設計検証の提案を行います。
■ X-injectionを使った、例外制約の検証
　指定された例外を通して、自動的にX値を強制するアサーションを作成します。これにより、例外処理の正当性検証で現存のX値の伝搬手法を使うことが可能になります。
■ SDCモードマージ結果の検証
　マージされたモードが、サインオフでのモードと等価であることを検証する新たなフローを提案します。このフローでは、オリジナルとマージで、タイミングの差があるパスを詳細に検証できます。

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Fractal Technologies　　　Booth: #1718

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異なる設計フォーマット間の整合性と正当性をチェックするIP検証ツールです。
　■ State of the art IP validation tools
　　フラクタル・テクノロジーズのCrossfireは、デザインで使用されるすべての異なるデータフォーマット間の整合性を検証し、スタンダードセルライブラリ、IOライブラリおよび汎用IPブロック（デジタル、ミックスド・シグナル、アナログおよびメモリ）の品質を向上させます。DACでは、Crossfireの最新チェック機能とサポートフォーマットのご紹介とともに、新たにTransport Languageを発表します。この言語を用いると顧客はIPベンダに対してリリース前に実行すべきQAフローを指示することができ、共通の受入検査環境を実現できます。

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IC Manage, Inc.　　　　Booth: #1329

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SoCやIPなどのIC設計のための高性能な設計データ管理ツールを展示します。
全社のサイトで効果的で信頼性の高いデータ管理を実現することができます。
■ IC Manage PeerCache：VelStorシステム社と共同開発した、設計者間での使用ディスクを低減させるデータ共有技術（新規出展）
■ IC Manage next generation GDP（Global Design Platform）：リビジョン管理ツール
■ IC Manage Envision：設計作業ビックデータを活用した設計の見える化ツール

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Nangate　　　Booth: #Nangate

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Standard Cell生成ツール群をご紹介します。
■ Library Creator
■ Library Characterizer
■ Liberty Analyzer
■ Design Audit

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ProPlus Design Solutions, Inc.　　　Booth: #1219

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高速・高精度パラレルSPICEシミュレータNanoSpice/NanoSpice Gigaと、新しい回路設計支援ツールMEProをご紹介します。

■ NanoSpice Giga 　～新しいカテゴリのGigaSPICEシミュレータ～
　・マルチ(32以上)CoreCPU並列演算によりFastSPICEより高速・高精度を実現
　・FastSPICEをチューニングなしでSPICE精度のシミュレータへ置き換え可能
　・数ギガ素子規模のメモリのフルチップ検証とサインオフ
　・ファウンドリで16/14/10nm FinFETと28nm FD-SOI の精度検証済み
■ NanoSpice 　～世界トップクラスのパラレルSPICEシミュレータ～
　・重いシミュレーションジョブのための高速なパラレルSPICE
　・ポストレイアウト回路など、数百万トランジスタ規模に対応
　・ユニークな16Core演算まで単一ライセンス価格モデル、並列性能と豊富な解析機能
■ MEPro 　～プロセスとデバイスを系統的に評価する回路設計支援ツール～
　・モデルライブラリ階層表示とレビュー機能
　・デバイス特性/電気的傾向解析による回路設計支援
　・複数のプロセスプラットフォームの比較検証と改正の管理
　・回路開発/CAD/プロセス開発間のコミュニケーションの円滑化

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Silicon Frontline Technology　　　Booth: #1712

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“Electrical and Physical Verification of IC Layout”

SFT顧客の活用事例をご紹介します。
■ 抵抗マップ(RMAP)を用いた電源ネットの早期デバッグ
　電源ネットの問題をひと目で摘出 – ビア抜け、狭配線、他
■ IR Dropとエレクトロマイグレーション
　設計初期段階から最終サインオフまで高速、簡単にフルチップを解析
■ ESD解析
　大規模解析(フルチップ)と詳細解析(ESD保護素子)の2レベルをサポート
■ パワーデバイス解析
　Electro-thermalシミュレーションによるデバイスの性能と信頼性の最適化
■ 精度を保障可能な寄生RC抽出

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皆様のご来場をお待ち申し上げております。

お問い合わせ、ご予約は こちらまでお願いいたします。

以上

2016年5月9日　第１報
2016年5月11日　IC Manage, Inc.とProPlus Design Solutions, Inc.の出展情報を追加しました　
2016年5月13日　Fractal Technologiesの出展情報を追加しました　
2016年5月17日　Aldec, Inc., EDXACT SA, FishTail Design Automation, Inc., Nangateの出展情報を追加しました　

お客様各位

2015年5月8日
株式会社ジーダット

JEDAT社およびパートナー企業の DAC2016 出展情報について

来る2015年6月8日から10日まで、米国サンフランシスコにて開催されます「52回 DAC (Design Automation Conference)」において、当社および、パートナー各社は、下記の通り展示・デモを行います。

DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。
デモのご予約は下記メールにて受け付けておりますので、お手数ですが事前連絡をお願いいたします。

ご予約、お問い合わせは こちら

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Jedat Inc.　　　Booth: #2814

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■ RVT-Circuit Synthesis

アナログ回路のマイグレーション設計期間を1/10に短縮！

再利用ベースの回路パラメータ最適化ツールです。デバイス単位に特性を保証する、新たなローカル最適化機能により、設計者の意図したパラメータが自動で得られます。

• RVT-SchematicPorting　　形状、ピン名などが異なるPDKを使用した回路図の再生成
• RVT-CircuitOptimizer　　回路特性の等価性を確保する回路パラメータの最適化

　DESIGNER TRACKで発表を行います。
　タイトル　Circuit Design Method for MOS Analog-Design Reuse
　詳細はこちら　http://www2.dac.com/events/eventdetails.aspx?id=190-6

■HOTSCOPE/SmartMRC

HOTSCOPE
　テラバイトを超えるSoC大規模マスク・レイアウトパターンでの解析・デバッグを高速に行えます。
　回路図生成、トレース機能により、故障診断が容易に行えます。
SmartMRC
　高速データ処理により、デファクトMRCツールとして使用されています。
　OPC検証や、データ修復、パターンマッチングなどをご紹介します。

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EDXACT SA　　　Booth: #2915

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物理設計・検証における寄生素子に関連したシミュレーション時間・シグナルインテグリティ・遅延・クロストークを解析します
Jivaro
　ネットリスト縮退プラットフォーム　温度パラメータ（TC1,TC2）、ネガティブ抵抗、OAデータのサポート
Viso
　配線の設計・解析・探索　Belledonneとの蜜結合
Belledonne
　LPEフローの比較・最適化　数十GB大規模データサポート

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FishTail Design Automation, Inc.　　　Booth: #909

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SDCの検証・生成・管理フローをご紹介します。

• 制約検証：
  　　clocks, generated clocks, clock propagation, clock crossings, input/output delays, case analysis,
  　　false paths, multi-cycle paths
• 制約生成：
  　　clocks, generated clocks, clock groups, false paths, multi-cycle paths
• バジェッティングのための、RTLからの.lib作成機能
• 論理合成・P&R・STAでのmulti-mode/multi-scenario constraintsのマージ

上記のケースに関して打ち合わせされた方は、iWatchが抽選で当たります。

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Fractal Technologies　　　Booth: #1110

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State of the art IP validation tools
　IP validation ツール
　異なる形式の設計データの一貫性と正当性をチェックします。
　これにより、Standard Cell Libraries, IO libraries, IP blocks (Digital, Mixed Signal, Analog and Memories)の品質を向上します。

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IC Manage, Inc.　　　　Booth: #3315

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SoCやIPなどのIC設計のための高性能な設計データ管理ツールを展示します。
全社のサイトで効果的で信頼性の高いデータ管理を実現することができます。

• 次世代の設計データとIPの管理システム
• 全世界的なデータ管理プラットフォーム：GDP（Global Design Platform）
  　全世界に分散する他拠点を結び、高性能で一貫したデータ管理を提供します。
• IP Central：
  　全社で活用可能なIPの公開・配信システム。設計フローとの親和性が高く、バグ追跡システムとも統合できます。
• 新ツール　Envision：
  　BigDataを活用し、設計作業を予測するシステムです。
  　詳細は、ICM社ブースでお聞きください。
• IC Manage Views：
  　ディスク容量を大幅に低減させる仮想ワークスペース・システムです。

＜パネル＞
6月8(月)　午後1:30-2:30　ルーム310　パネル発表を実施します。
6月8(月)　午後3:00-3:30　ルーム310　Cooley DAC Troublemaker’s Panelに、CEOのDean Drakoが参加します。

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Nangate　　　Booth: #2221

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Standard Cell生成ツール群をご紹介します。

• Library Creator
• Library Characterizer
• Liberty Analyzer
  および，新製品となる
• Library Optimizer

スイートでのデモを行います。

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ProPlus Design Solutions, Inc.　　　Booth: #1908

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高速・高精度パラレルSPICEシミュレータをご紹介します。

NanoSpice Giga 　新しいカテゴリのGigaSPICEシミュレータ
　従来FastSPICEでしか実行できなかった規模の回路をSPICE精度で実行可能
　数ギガ素子規模のメモリのフルチップ検証とサインオフ
　ファウンドリで16/14/10nm FinFETと28nm FD-SOI の精度検証済み

NanoSpice 　世界トップクラスのパラレルSPICEシミュレータ
　重いシミュレーションジョブのための高速なパラレルSPICE
　ポストレイアウト回路など、数百万トランジスタ規模に対応
　・1ライセンスで16スレッドまで可能な高性能並列処理
　PNOISE解析による高性能のRFシミュレーションなど、豊富な解析機能

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Runtime Design Automation　　　Booth: #1227

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SoC設計向けの、リソース管理・プロセス自動化のソリューション

• リソース管理：EDAライセンス、ハードウェア資源の測定とマルチサイトでの最適化
  　LicenseMonitor, LicenseAllocator NetworkComputer
• プロセス自動化：設計フローメソドロジノウハウをビジュアル化することでスケジュールの最適化を支援
  　FlowTracer

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Silicon Frontline Technology　　　Booth: #323

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“Electrical and Physical Verification of IC Layout”
SFT顧客の活用事例をご紹介します。

• 抵抗マップ(RMAP)を用いた電源ネットの早期デバッグ
  　電源ネットの問題をひと目で摘出 – ビア抜け、狭配線、他
• IR Dropとエレクトロマイグレーション
  　設計初期段階から最終サインオフまで高速、簡単にフルチップを解析
• ESD解析
  　大規模解析(フルチップ)と詳細解析(ESD保護素子)の2レベルをサポート
• パワーデバイス解析
  　Electro-thermalシミュレーションによるデバイスの性能と信頼性の最適化
• 精度を保障可能な寄生RC抽出

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皆様のご来場をお待ち申し上げております。

お問い合わせ、ご予約は こちらまでお願いいたします。

以上

2015年5月13日　EDXACT SA の出展製品情報を追加しました
2015年5月14日　ProPlus Design Solutions, Inc. の出展情報を追加しました
2015年5月21日　Fractal Technologies の出展情報を追加しました
2015年5月29日　IC Manage, Inc. の出展製品情報を追加しました