FishTailのSDC検証フローは、GateまたはRTLレベルのTcl制約とともに、設計データのRTL記述を読み取ります。 Refocusは、制約を設計データにマップし、構文と制約の問題をチェックします。制約はConfirmを使用してFormalに検証され、強力なデバッグ環境を使用して設計者に提示されます。Formalな検証にFailした制約は、Confirmによって生成されたアサーションに変換され、RTLシミュレーションに統合されます。

シミュレーション結果は内部で統合され、Failした制約のデバッグが容易になります。確認は、SDCのFormalなLintを実行し、誤ったマルチサイクルパス、生成されたクロック波形、および生成されたクロック間の整合性を検証します。さらに、Confirmを使用して、設計データがグリッチから安全であることを確認し、CDC / RDC検証を実行します。

FishTail Design Automationは、オレゴン州ポートランドとインドのバンガロールを拠点として2002年に設立されました。

■Gate-Levelシミュレーションを不要に

当社のSDC検証ソリューションは、誤った制約に起因するシリコンの障害を回避します。これにより、Gate-Levelのシミュレーションが不要になります。
Gate-Levelのシミュレーションは制約のバグを検出するためには、不完全で、しかも往々にして１日で終わりません。

■No Noise

制約検証用に特別に開発された独自のFormalなエンジンを使用することにより、設計者にノイズ（不用なWarningや、疑似エラーなど）が多発することはありません。微妙な問題については、制約の正確さのために、進んだ検証手法によってコメントを付与します。

■RTLシミュレーションによるシームレスな統合

Formalに証明できないものは、SystemVerilogアサーションに変換されます。Confrimによって生成されたSVAはRTLシミュレーション環境に統合され、既存のリグレッションテストを再利用しながら制約の正確さを確立します。
ConfirmはRTLをゲートに変換しないため、RTLシミュレータとの統合はシームレスです。Confirmによって生成されるSVAはコンパクトで、設計データ上の任意のRTLを参照できるため、ロジックコーンの複雑さの影響を受けません。
ReForcusを使用すると、GateLevelの制約をRTLにマッピングして、RTLを使用したSDCサインオフを可能にします。

■レビュー容易性

FishTailのFormal+ABV SDC検証メソドロジーにより、設計者は実際の制約の問題を確認できます。FishTailのSDC検証ソリューションを使用する際に必要なレビュー作業が少ないため、組織内で広く展開できます。

■適用内容

Formal SDC Lint
Generated Clock Waveform Verification
Timing-Exception Verification
Glitch Verification
Clock-Domain Crossing Varication
Reset Domain Crossing Verification

FishTailのSDC生成ソリューションは、設計データのRTLを読み取り、その情報から、デザインのクロック定義、入出力遅延、clock groups, clock senses、およびタイミング例外を生成します。オプションで、デザインのモードと、デザインを特定のモードにするcase analysesを指定することもできます。また、RTLから.libモデルを生成します。これらのモデルは、ブロックの実装中の設計バジェットに使用されます。ツールによって生成された制約は、SDC検証ソリューションを使用して検証されます。

FishTail Design Automationは、オレゴン州ポートランドとインドのバンガロールを拠点として2002年に設立されました。

■生産性の向上

設計中のRTLでcorrect-by-constructionで制約を自動的に生成することにより、このタスクの実行に必要な時間と労力を短縮します。SDCの専門知識のレベルが異なる地理的に分散したチームが制約を作成する方法に一貫性を確保します。

■面積/電力削減

業界最高の例外制約の生成により、デザインの機能に基づいて、排他的なclock groups、falseおよびmulti-cycle pathsが識別されます。シングルサイクルタイミングに対するこれらの例外は、通常、面積と消費電力を1～3％削減します。またP＆Rの終了時にタイミングを満たさないパスの数が劇的に減少します。

■高速なP＆R実行時間

QoRに影響を与えたり、タイミング結果を変更したりすることなく、デザインのクロック/レジスタを削減するclock-sense stop-propagation制約を生成することにより、P＆R実行時間を大幅に改善できます。

■生成された制約の検証

SDC生成フローの一部として、SDC検証を自動的に実行して、生成された制約の品質をチェックします。設計者は、ツールによって抽出されたタイミング例外のアサーションを生成できるため、3rdPartyのシミュレーションツールを使用してこれらの例外を検証できます。

■適用内容

Clock Generation
Mode Generation
Clock-Sense Generation
Timing-Exception Generation
Lib Generation

FishTailのSDC管理ソリューションは、設計データからSDCまたはTCL制約を取得し、RTLまたはネットリストを使用し状況に応じて変換します。
このSDC管理は、RTL制約をゲートレベルにマッピングすること、またはゲートレベル制約を変換してRTLに適用することで、
　- IP制約をSoCにプロモート
　- SoC制約を下位ブロックにデモート
　- マルチモード制約を１つにマージ
などに使用されます。
これらの変換の整合性は、SDC同等性検証ソリューションを使用して検証されます。

■Annotated 制約マッピング

FishTailによって追加されたSDCの制約がマップ、プロモート、デモート、またはマージされると、元の制約の場所が維持されるため、設計者が並行してSDCファイルを操作しているときでも、ユーザの作成したTclとそれに関連するコメントを用意に確認できます。

■業界最高のMode-マージ

FishtailのModeマージソリューションは、マージされる各Modeの制約の記述方法に制限がありません。 マージされるModeの数にも制限はありません。 シナリオのマージがサポートされています。あるModeが別のModeを制御する必要はありません。ユーザーは、サインオフ品質のマージされた制約、または実装を推進するためのより単純な制約を作成できます。

■正確な制約の推進

トップレベルのクロックをIPクロックに自動的にマッピングした後、IP内のタイミング例外は、範囲が指定されたブロック内にとどまるようにしながら、階層の上位に慎重にプロモートされます。これにより、IP制約を再利用する際の一般的な間違いを防ぐことができます。つまり、IPレベルで正しいことが検証された範囲よりも広い範囲のSoCに制約を適用します。

■変換（マッピング、プロモート、デモート、またはマージ）の検証

制約がマッピング、プロモート、デモート、またはマージされた直後に、これらの変換の品質は、網羅的（すべてのパスが検証される）でありながら高速な業界最高のSDC同等性検証ソリューションを使用して確立されます。不一致があった場合は、強力なデバッグツールを使用して簡単に根本的な原因究明が可能です。

■適用内容

SDC Mapping
SDC Promotion
SDC Demotion
SDC Mode-Merging
SDC Equivalence

インプリメントの初めから終わりまで正当なSDCを適用することにより、設計の手戻りを防止します。P&Rツールの有効活用が図れ、 タイミング収束の向上、チップ面積、および、パワーを削減します。

■Confirm (既存SDCの検証)

• Clock、I/O制約、フォルスパス、マルチサイクルパス設定の誤りを検出

■Focus (SDCの自動生成)

• Clock and IO 制約、フォルスパス、マルチサイクルパス設定の自動生成
• マルチモードSDCの生成

■Refocus (SDCの管理)

• 自動マッピング（RTL→Gate-Level, Gate-Level→RTL）
• プロモーション（下位ブロックSDCのトップ階層への合わせこみ）
• SDC間の等価性検証

■特長

■ディレイ･セーフ・フォルスパスの検証、生成

フォルスパスが動的状態で活性化する場合でも、フォルスパスに対して制御信号を通る真のパスが存在し、 かつ、制御信号のパス遅延が、フォルスパスの遅延以上であれば、遅延に影響されず、常にフォルスパスとなります。 Focusは、各ゲートの入力を制御、データにマーキングした後、ディレイ･セーフなフォルスパスを生成、Confirmはその正当性を検証します。

■HTMLビューワによるわかりやすい結果の確認、WAIVE指示

正当な設定、不当な設定に対し、その理由をレポート。
結果とSDC設定、ネットリストとのリンク付けにより、汎用のHTMLビューワ上で容易な操作で内容を確認できます。

■マルチモードSDCの生成

■SDCの等価性検証