レイアウト検証 – 株式会社ジーダット https://www.jedat.co.jp Tue, 16 Jul 2024 06:36:39 +0000 ja hourly 1 https://www.jedat.co.jp/wp-content/uploads/2022/05/cropped-super-big-icon-32x32.jpg レイアウト検証 – 株式会社ジーダット https://www.jedat.co.jp 32 32 レイアウト検証 https://www.jedat.co.jp/products/semi_design/layout_verification/ Thu, 28 Oct 2021 07:27:22 +0000 https://iakas.net/wp/?page_id=429 レイアウト検証
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設計制約レイアウト検証

SX-Meister DC-C

レイアウトの早い段階でミスを削減して設計品質の向上を実現
設計制約の違反を未然に防ぐことにより、手戻りを削減し、設計期間を大幅に短縮

  • DRC、LVS、LPEでは⼗分に検証できないインスタンスやネットごとに異なる設計制約を用いた検証を、レイアウト初期段階から実施可能
  • 回路図ベースの制約設定の容易化
  • ＧＵＩを用いて制約ルールを容易に作成・編集
  • エラー箇所を検証するために必要な情報表示
  • グラフィックカラーガイダンス表示

詳細情報はこちら

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パワーデバイスレイアウト自動生成ツール

SX-Meister Siemens EDA Calibre I/F

Ismo-AdvancedからCalibre実行、RVEによるデバッグ

  • SX-Meisterのカスタム自動設計フローの中にCalibreによる検証工程をシームレスに組み込むことで、検証時間の短縮が可能
  • 設計中に直接Calibreを起動してレイアウト検証
  • 検証結果の表示やデバッグも直接行うことが可能

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