●フロアプランの課題

• 各種制約を盛り込んだ最適なフロアプランを早期に決定する必要がありますが、ベースのフロアプランを作成し、ほかのバリエーションを検討して、それぞれのメリット・デメリットを比較しながら、フロアプランを選定する設計者は多いはずです。
• しかし、開発日程の都合で、検討が十分に出来ない事もあり、限られた時間の中で複数のパターンを作成して、その中から最適なパターンを選ぶことが求められます。
• また、レビューなどで有識者から指摘があり、再検討というケースもありますが、時間がさらに限られる中で、複数のフロアプランを作成するのは大変なため、あとはツールに頼るしかありません。

●フロアプランの改善策

• チップのPAD端子を配置しておくことで、接続関係のあるブロックが、PADの近くに自動で配置される機能です。
• 同時に、配置・配線の各種制約を設定しておくことで、その制約を考慮した配置結果を自動で得ることができます。
  例 ： Latch-upのルールや熱源から距離など、ブロック間の距離を離す必要がある注意点に対しては、Distance制約を設定することなどにより、制約を考慮した配置ができます。
• また、トップダウン手法により、まだ設計されていないソフトブロックの形状を、周囲のブロック形状と調整しながら、自動変形することができます。
• L字型や多角形にも形状変更するので、デッドスペース削減、チップサイズ縮小につなげることができます。
• さらに、ブロックの回路図がない場合でも、レイアウト側でブロックのセルを作成して想定される面積のデザイン枠を作成しておくことで、実行できます。

●最適なフロアプランの早期選定

• フロアプランのバリエーションは、条件（動かされたくないブロックをFix、制約設定の追加など）を与えることで、容易に作成できます。
• これにより、レビューでの有識者からの指摘にも、その場で条件を与えて実行し、対応したフロアプランを即時に提示して、議論ができるようになります。
• ほかに、製品パッケージの仕様変更に伴うPAD端子並びが変わる場合でも、FixにしていたPADを入れ替えることで、制約設定はそのままで、実行するだけです。
• 持ち帰って再検討ということが少なくなり、設計者の負担が軽減できて、製品開発日程への影響も抑えられるようになります。

また、「配線混雑度見積り」の表示も可能なため、ブロック配置の見た目では上手く配線できそうでも、実際に配線工程を進めると、配線領域が不足して手戻りになるようなケースも解消でき、複数のフロアプランで配線混雑度を比較することで、手戻りを回避できます。
さらに、「配線混雑改善」機能として、まだ設計されていないソフトブロックの形状を自動変形する際に、トップレベルから見たフライラインの距離が短くなる位置に、自動でブロック内のポート図形を配置調整します。
ブロックにエディットインプレースしてポートを配置していた作業がほとんどなくなり、トップダウンの設計手法で、ブロック内の設計手戻り削減にもつなげられます。

※フロアプラン関連：SX-Meister ACC/BlockPlacerで実現できます。

●配線工程の課題

• 電源、信号配線入力のうち、特にアナログ配線の入力は、抵抗値、根元分岐、EM、並走・交差の禁止、シールド挿入などの各種制約条件を満たす必要があり、その対応に配線設計の大半の工数を占めて、非常に時間がかかります。
• また、回路側からの配線制約を基に配線領域を計算して配線を引いていきますが、場所によっては、一律同じ配線レイヤや幅で引かない場合も多くあるため、 配線層・ネット数が多くなると、制約を満たす配線幅の手計算などが大変で時間がかかります。
• 事前に想定していた配線領域に全ての配線が収まらない場合もあり、さらに、配線経路が変わると、再度手計算からやり直しになるので、手戻りで非常に手間がかかります。

●配線工程の対策

• 予め制約情報を入力しておくことで、自動で制約を満たした配線を設計でき、事前に必要だった配線検討時間を大幅に短縮することができます。
• また、太幅や裏打ちまたはスリット配線の自動生成、Via個数の調整やメタル密度などの制約も自動で順守でき、レイアウト設計のハードルも大幅に下がり、且つ短TATを実現できます。
• さらに、配線混雑度見積りや、フライラインではなく配線経路が視覚的に認識できるシンボリック配線、各種制約を反映した実体化前の配線イメージ表示などで、配線状況を確認しながら、最適な配線経路の検討や配線領域の調整がスムーズに行えます。
• 配線領域確保の見極めや、配線経路の検討、配線領域を新たに追加して配線のやり直しなどを自動化して、配線工程を短時間で設計することができます。
• 設計TATの短縮はもちろんのこと、レイアウト設計者が複雑な配線制約や設計基準を覚える必要が無くなる利点もあります。

※配線工程関連：SX-Meister ACC/BlockRouterで実現できます。

レイアウト設計の中でも、課題は多くあります。

• レイアウト初期段階のフロアプランと面積見積りは重要ですが、回路設計者の面積見積りで見落としがちな、Well分離・素子間隔・ガードリング・配線領域などの考慮を、より正確に早く見積もることが課題です。
• また、手戻りが発生しないように、設計者のスキル依存をなくし、製品仕様・注意点などの各種制約の考慮漏れを無くすこともあげられます。
• レイアウト検証では、目視に頼っているチェック工数の削減、チェック時間は削減しつつも品質は向上させることが課題です。
• 成果物では、報告書などのドキュメント作成の工数削減が必要です。

このように、設計者のスキルに依存する内容が多くありますが、これを解決する手法をご紹介します。

こういった、従来行っていた手間のかかる作業をツールで自動化することにより、手戻りを削減して、別の効率化に取れる時間を増やすことができ、設計工数の削減に加え、設計品質の向上にもつながります。

• 出力波形は、実行したシミュレーションの中から、typical/best/worstの結果だけを自動で抽出して表示するため、大量のデータの中からWorst条件の波形を探す手間も不要です。
• その他、各依存性のグラフも出力でき、検証条件を追加した際の修正の手間もありません。

従来行っていた手間のかかる作業をツールが代行し、その分、回路検討や別の効率化に取れる時間が増えるため、設計工数の削減に加え、設計品質の向上にもつながります。

●Worst/Best組み合わせ検証

• 検証項目ごとに、設定されたパラメータごとの感度解析シミュレーションを実行し、結果を出力します。
• 全てのパラメータに対して順番に実行し、最後に、全パラメータのWorstとBestの組み合わせのみをシミュレーションして、typical、worst、bestの特性値を出力します。
• 設計者は、Worst条件での設計仕様の満足状況、各パラメータの感度解析結果での所望の依存性、を確認するだけです。
• 検証条件も少ないため、シミュレーション時間も短く、大規模な回路でなければ、検証を実行してから数分程度で結果と依存性が確認できます。
• 全条件をマトリックスで検証することも可能なため、目的に応じて選択しながら活用できます。
• 予め作成した検証シナリオにしたがって、全ての検証項目に対して、まとめて実行できます。

さらに、「統合検証環境」として、回路検証の便利な制御も組み合わせて実行できます。

• スタティック制約を設定することで、ミラー比を保持したパラメータの自動振りで実行でき、その結果を感度解析で確認して判断できます。
• 感度が高い領域が一目でわかるため、初級者でも、視覚的に判断しやすくなります。
• モンテカルロシミュレーションにも対応していて、ヒストグラムや統計結果が自動で出力されるので、確認しながら判断できます。
• さらに、入力した複数条件に対して、目標仕様を満足するサイズの組合せと結果を出力でき、簡単な設定で目標を満足する解を得ることができます。

※ 「回路テンプレート」、「パラメータ自動最適化機能」： SX-Meister AscaAdvancedの「AnaCell」で実現できます。

また、回路設計の効率化というと、設計の上流工程である、前述の「仕様検討～ブロック設計」の工程がメインになりますが、実際の作業では、「回路検証やドキュメント作成」の割合も多いものです。
回路検証において、検証条件の絞り込みにはノウハウが必要であり、シミュレーション結果をまとめて確認するまでの作業には時間がかかります。

このように、必然的にアナログ設計はハードルが高くなるため、アナログ設計フローの改善は急務の課題となりますが、これを解決する手法をご紹介します。

こういった、従来行っていた手間のかかる作業をツールが代行することにより、その分、回路検討や別の効率化に取れる時間が増やすことができ、設計工数の削減に加え、設計品質の向上にもつながります。

パネルレイアウト検証向けのソリューションとして、DRC/LVL/LVS検証のほか、寄生抵抗値・容量値抽出、電圧降下解析を提供しています。

• 寄生抵抗値の抽出
  様々な配線形状が既定の抵抗値に収まっているかを高速にかつ高精度に確認することができます。
• 寄生容量値の抽出
  配線間（同レイヤ、異レイヤ）の容量値を確認できますので、配線間スペースの検討に有効的です。
• 電圧降下解析
  高速、高精度にレイアウトデータから電源配線などの電圧降下を算出し、分布表示での確認が可能です。思わぬところで電圧集中していないかの確認が可能です。

寄生抵抗抽出（FineAcres）

寄生容量抽出（FineQap）

電圧降下解析（PowerVolt）

パネルレイアウトでは、多くの設計時間を配線入力に費やします。
Jedatでは、車載向けやウェアラブル向けのディスプレイに採用されることが多くなった表示部（ActiveArea）が円や円弧状のものでも対象とする自動配線機能や、半自動の平行配線機能（角度はAnyAngle）、等抵抗配線機能（等幅、等配線長）など、様々な配線形状に対応した機能を提供し、画期的に設計時間を短縮します。

配線編集機能（FineArts）

異形パネル自動配線機能（FineFFP）

FPC自動配線機能（FineFPC）

■画素設計における課題

　 ジーダットでは、画素設計における次の設計課題についてソリューションをご提案しています。

　１．高精細化が進み、画素はミクロン（可視光波長）サイズであること

• 光線追跡で再現できない回折・干渉も考慮が必要
• 外部入射光による「虹見え」などの新たな問題が発生する

　２．要求規格の高度化

• HDR、色域拡張対応への必要性

　３．インセル機能の高度化で画素構造が複雑化

• 特性の最適化が困難

　４．高精細化、高速応答要求、低消費電力の要求で寄生容量最小化が必要

• 光学特性と容量低減のトレードオフ設計が必要となる

●設計課題１．高精細化が進み、画素はミクロン（可視光波長）サイズであること

• 光線追跡で再現できない回折・干渉も考慮が必要
• 外部入射光による「虹見え」などの新たな問題が発生する

●Jedatのソリューション

光を電磁場の時間変化と見なして計算するFDTDソルバにより、見落としなく計算が出来ます。
発光部の積層薄膜や画素内微細（ナノインプリント）構造、積層光学フィルム部材を入力することができ、回折、干渉、モード光・迷光、斜め伝播光、視角によるカラーシフトなどを計算できます　　また、外部入射光の内部干渉も解析できます。

ただし、メモリ・計算時間の制約で、全範囲をFDTD計算することは不可能です。
これを実現するためには、ミクロ事象およびマクロ事象の複合解析が求められますが、ジーダットではExpertOLED  + ExpertRT の2つのソルバで情報を交換し合い、シームレスに計算できるハイブリッド光学シミュレーション環境をご提供しています。

ハイブリッド光学シミュレーション

OLEDパネルシミュレーションには、ミクロ光学とマクロ光学を合わせた解析が不可欠です。FDTDを補い、マクロ光学まで拡張するため、光線追跡が追加されています。FDTDと光線追跡のミックスにより、パネルのような大規模解析が可能になりました。

●設計課題２．要求規格の高度化

• HDR、色域拡張の必要性

●Jedatのソリューション

コントラスト・色域解析の機能を提供します。色域を狭める色濁りの原因は、隣接画素への光漏れや隣接画素への電流クロストークが考えられます。これらを計算し、正面や斜めからの色シフトを計算することで改善策を検討することが可能です。部材や構造の改善による表示色域拡大の方法を検討することができます。

●設計課題３．インセル機能の高度化で画素構造が複雑化

• 光学特性の最適化が困難

●Jedatのソリューション

液晶層と光学フィルムを透過した後の透過率・視野角・色特性を正確に予測するために、複雑化した液晶画素形状を正確にモデル化する機能を提供します。マスク図形とプロセス厚みを入力とし、コンフォーマルに3Dモデルを生成します。また、積層薄膜により複雑化した液晶画素を正確に3Dモデル化することができます。全体メッシュ数は増やさず、構造再現に必要なメッシュは漏れなく生成します。

●設計課題４．高精細化、高速応答要求、低消費電力の要求で寄生容量最小化が必要

• 光学特性と容量低減のトレードオフ設計が必要となる

●Jedatのソリューション

寄生容量最小化が必要な課題に対し、複雑な画素構造を正確に3Dモデル化し、寄生RCを高精度に抽出する機能を提供します。局所集中する電界を用いて計算しないため、少ないメッシュでも　高精度に抽出可能です。また、コンタクトを含む多層配線の抵抗計算も可能です。
光学特性計算と同じ3Dモデルで容量抽出するため、光学特性と容量低減のトレードオフ設計を実現します。

■オンディスプレイ製品設計の課題

メタルメッシュの問題として、光学干渉縞 「モアレ見え」があります。
画素形状や金属細線パターンの僅かな違いで見え方が大きく変化します。　
単純な幾何学計算ツールでは結果予測不可能であり、モアレ見え最少条件の探しだしが困難です。

●Jedatのソリューション

3D光線追跡エンジンを用い、モアレ見えの強さを定量計算できます。
光線を大量に計算し、「モアレ見え」 を高速・正確に予測します。また、フィルム厚み、観察距離、観察角度も反映することができます。
入力はパネル情報そのままで、モアレ見えの強さを数値で出力します。メッシュ角度、ピッチを水準振り計算。水準振り条件中の最小モアレをカラーマップで確認することができます。

■パネル部材設計の課題

部材メーカ様から次のようなご要望をお聞きしています。

• 自社製品の強みをクライアントに訴求したい
• リアルなパネル構造で効果を予測・確認したい
• クライアントの個人主観に左右されない定量値で優位性を示したい
• 試作コスト・期間を増やさず、広範囲から最適解を見つけたい。

●Jedatのソリューション

開発元の豊富な経験と物理知識に基づき、次のようなコンサルテーションを実施しています。

• 波長分散材料、2軸異方性材料もカバー。
• 官能評価の定量化
• 並列処理による高速計算
• 様々なレポート出力
• 計算代行サービス

ジーダットの回路設計環境では、回路図入力からシミュレーション実行制御、波形測定を一体化した回路設計・検証環境を提供します。PIXELレベルから、FPD特有のアレイ構造、制御回路など、スマートGUIによる直感的な操作性でスムースに回路図を作成できます。Spiceシミュレータと連携しスイープ/コーナーシミュレーション、モンテカルロなどGUIにより容易にシミュレーション実行が行えます。特に、SpiceシミュレータNanoSpiceとの連携では、短時間で高精度な結果を得ることができます。シミュレーション結果の解析においては、過渡解析波形のtr/tfの一括測定や特性の自動測定、依存性グラフ表示などによりFPDの回路設計期間を短縮、品質向上に大きく貢献します。また、OpenAccess、および, iPDKをサポートしており、自社PDKの実装などカスタイマイズできます。

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■SpiceシミュレーターNanoSpice Primarius社製

NanoSpiceは、新世代の大容量、高性能のパラレルSPICEシミュレーターです。大容量、高速、高精度を同時に必要とする大規模なシミュレーションジョブ向けに設計されています。
お使いの液晶モデルPSITFT(RPI Poli-Si TFT)、ATFT((RPI a-Si TFT)を含むすべてのパブリックドメインモデル、および、ユーザー定義モデル、Verilog-Aをサポートし、ピュアSPICEエンジンにより高精度を実現しています。　優れた並列化技術により、最大5,000万個の要素からなる大規模な回路に対しても効率的なシミュレーションが行えます。　同精度での比較において、他の回路回路シミュレーターの2倍以上高速です。

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