ポリゴン・ルール・ネット・制約ドリブン各種設計手法をシームレスに統合した業界標準のレイアウト設計プラットフォーム ルールドリブン設計 →　ポリゴン設計比30%以上TAT短縮   ● デザインルールを保持したレイアウト設計     - ポリゴン設計と同等のコマンド操作スピード     - 効率良い配線入力編集によって、ポリゴン設計を上回る設計スピード     - 事前準備が容易でデザインルール不足やルール変更にも柔軟に対応     - リアルタイムDRCにより検証工数の削減 ネットドリブン設計 →　ポリゴン設計比1/3にTAT短縮   ● デザインルールおよびネットを保持したレイアウト設計     - ブロックレベルの設計スピードは、ルールドリブンを凌駕     - チップレベル大規模データで他社を上回る設計スピードを実現     - 接続情報を容易に作成できるので、ネットリストが無い状態から設計可能     - ネットリスト変更にECO機能でアップデート対応     - 回路図を変更せず、レイアウトに適したレイアウト階層の再構築が可能     - リアルタイムLVSにより検証工数の削減     - ポート・フレーム自動生成機能によってポリゴン設計資産を再利用 制約ドリブン設計＋自動レイアウト →　ポリゴン設計比1/5にTAT短縮   ● デザインルール、ネットおよび制約を保持したレイアウト設計     - 制約に基づいた高品質な自動レイアウト     - マニュアル編集とインタラクティブな自動ツールとの融合     - 高品質な配置エンジンによるチップレベル高精度一括見積もり     - 回路制約のデータベース化と再利用     - 制約検証機能で制約違反を防止 標準化対応   ● 他社ツールとのリンク     - Cadence Composer     - Mentor DAIC     - Mentor Calibre   ● 他社データベースとの共有     - Cadence Virtuoso   ● PDK     - Pcell I/F     - PyCell I/F   ● OAデータベース対応
LSIレイアウト設計システム  α-SX Ismo
ポリゴン・ルール・ネット・制約ドリブンの混在・自在・高速設計 大規模化対応、高速データ処理 強力な配線編集機能を標準装備 PushAside バス配線機能 自動VIA乗り換え 配線ガイダンスなど パラメタライズドセルによるユーザ独自デバイス生成 直感的で優れた操作性と容易なカスタマイズ 豊富な入出力 GDSII, OASIS, LEF/DEF EDIF Schematic、Spiceネットリスト、Verilog-HDL 他社ルール情報
P2Pルータ  α-SX Pathmo
インタラクティブな高品質・高速自動配線 配線入力作業を強力に支援 ２点間自動配線、バス等の一括束自動配線 マニュアル配線入力途中でのAutoFinish マニュアル配線結果を利用するテンプレート自動配線 フライライン活用による効率的な実行 経路選択、配線整形化
設計制約自動抽出・検証  α-SX Coulom
制約検証によりレイアウトでのミスを防止 ネットリストからレイアウト制約情報を自動抽出 シンメトリ、ペア、カレントミラー等の各種制約を自動抽出してCVMへ反映 ユーザプロパティから自動制約生成 抽出条件、抽出優先順位はカスタマイズ可能 LVS前でも制約とレイアウトとの整合性を検証可能 レイアウト設計品質の向上
レイアウト用階層再構築ツール  α-SX Hbuilder
簡単な操作でレイアウトに適した階層再構築 回路図を変更することなく、レイアウトに最適な階層をビジュアルに再構築 接続を保持したまま、インスタンスの移動・階層展開・階層作成が可能 作成した階層を基に、ネットリストを作成しポートを自動生成 結果を回路図イメージで表示可能 レイアウト用回路図作成不要 ECO(回路変更)に柔軟に対応 様々なネットリストに対応 Spice、Verilog、CDL（LVS netlist）、EDIF 他社回路図エントリツールからダイレクトにネットリスト入力 CDL、Spice、Verilog出力
タスク制御と面積見積り  α-SX Bricks
レイアウト自動生成による高精度面積見積り 自動素子配置（Amper)や自動制約抽出（Coulom)などの自動ツールを制御 TOPから下位階層の全ブロック面積を一括見積り 見積対象ブロック指定 回路がFixしていないブロックは、面積値を指定 既存資産をハードブロックとして利用 GUI上で各ブロック面積やデバイスサイズの確認が容易
テンプレートベースレイアウト自動生成ツール  α-SX Laplace
テンプレート利用によるデバイス自動生成 テンプレート利用によりレイアウト時間を短縮 テンプレートにデバイス配置位置と配線経路をシンボリック定義 GUIで配置位置と配線経路を容易に定義 コモンセントロイドや分割素子の繰り返し配置・配線が容易 ライブラリ開発期間の短縮 プロセスマイグレーションなど再利用設計に適用可能 マクロライブラリの自動生成
アナログデバイス自動配置ツール  α-SX Amper
使える配置品質！！ 高品質・高速自動配置 DCパスを考慮した配置品質 デバイス分割数などの自動調整による最適サイズ自動決定 ウェル電位自動認識で面積最適化 配線領域考慮 部分配置・会話型利用も可能 CMOS, BiCMOSプロセスに対応
自動配線ツール  α-SX Rexsir
使える配線品質！！ 高品質・高密度なブロック内・ブロック間シェープベース自動配線 レイアウト上の全配線または一部の配線を一括処理 シンメトリ、ディファレンシャルペア、シールドなどに対応 FingerMOSの引き出し制御 配線禁止領域の指定が簡単 マルチＶＩＡ、スタックＶＩＡにも対応 メモリ・アナログ・LCDなどの専用オプションを用意
アナログレイアウト向けコンパクションツール  α-SX Grana
制約を保持したインタラクティブ・デバイスレベルコンパクタ シンメトリ・ペア等の配置・配線制約を保持 部分的なコンパクションも可能 ウェル電位考慮したコンパクション クリティカルパスを表示可能 デザインルールを守るためのデコンパクション
ブロック間コンパクションツール  α-SX Gravity
ネット無しでもできる大規模対応・高速インタラクティブコンパクタ ブロック間・セル間配線高速コンパクタ 高速JOG挿入 ポリゴンデータも対象 部分的なコンパクションも可能 クリティカルパス表示 デザインルールを守るためのデコンパクション
パワーデバイス・アナログLSI用 高速・高精度電源解析ツール  α-SX PowerVolt
設計の早い段階からEM/IR Drop問題箇所の特定と対策が可能 高速2Dソルバを内蔵したインタラクティブ検証 ポリゴンデータでも検証可能 LVS/LPE作業不要（設計途中で検証） アナログIC EM/IR Drop解析 シミュレーション結果を使用した解析
高精度インタラクティブ統合検証環境  α-SX iDRC / iLVS
サインオフ検証時間を短縮　－　検証・確認・修正がいつでも自在に！ レイアウト修正が容易なデバッグ環境 入力・編集と連動したリアルタイムDRC エリア配線・45度配線にも対応したDRC GUIを用いてデザインルールを容易に作成・編集可能 他社検証ツールのルールインポート
デバイスTEG自動生成ツール  α-SX TEGpert
デバイスTEG開発期間を1/10以下に短縮 他社システム性能比10倍以上の自動配置配線処理性能 次世代プロセスおよびTEG仕様変更への容易な対応 TEG生成仕様ドキュメント・測定ファイルの自動生成 人的要因によるミスマスク、ウェハ損失費用の事前防止 新規デバイスに応じたパラメタライズド・セル（ParaO）の作成・検証支援
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