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FPD設計検証ソリューション

ソーラーパネル、MEMS、磁気ヘッド、BGA、TAB、リードフレーム、光導波路、センサ、サーマルヘッド等
  【回路設計】
新世代回路設計プラットフォーム
  フロントエンド設計に必要な各工程を統合
    - 回路エントリ
    - シミュレーション実行・制御
    - 波形表示・結果解析
  解析結果の制約データベース化により設計ノウハウの共有・設計資産の再利用が可能
  レイアウト設計からの手戻りをなくし、TAT短縮と設計品質向上を実現

解析シナリオによる目標仕様とシミュレーション結果の比較・チューニング作業の自動化
  飽和条件等ノウハウを含む回路制約を使用した動作検証
  設計変数のスイープ/コーナーシミュレーションの繰り返し作業自動化
  解析ビューエディタによるSchematic, Verilog, Spiceネットリストなど自在な混在シミュレーション設定
  解析シナリオによる目標仕様とシミュレーション結果の自動比較
    - PVT & Sweepシナリオによる特性検証
    - モンテカルロシナリオによるばらつき解析
    - 端子電流測定シナリオによるEM/IR Drop検証用入力データ作成

自動化イメージ
 
標準化対応
  デファクトシミュレータとのリンク
    - HSPICE, SmartSpice, MSIM, etc.
  他社データベースとの共有
    - Cadence Composer
  OAデータベース対応
  

 新世代・統合回路設計システム
 α-SX C3 (Circuit-Cube)
αーSXロゴ

ファンドリPDKの利用αーSX C3イメージ
  • デ・ファクト・フォーマットPDKのサポート、デ・ファクト・フォーマット回路図との相互変換(*オプション)
使い勝手のよい操作で設計効率を向上
  • 操作性のよい回路図エントリ、パラメータタブによる容易な素子パラメータ変更とシミュレーション試行
  • 解析種別、コーナー設定などシミュレーション実行制御が非常に容易
  • マルチテストベンチ、マルチコーナー、パラメトリック解析などの一括シミュレーション
  • 解析ビューエディタによるスケマティック、言語記述ビューの管理とネットリスト出力
  • 専用関数GUIによる波形測定条件の容易な定義と自動測定
  • 大規模波形データの高速表示によるストレスのない波形測定、解析
  • XML形式でのレポート生成とEXCELなど表計算ソフトでの再利用
回路動作を抜けなくチェックし、高品質・高信頼性設計を強力に支援
  • 動作点情報を回路図にフィードバックし素子の動作状態をビジュアルに確認
  • シミュレーション結果の一覧表示による測定結果の一括確認とクリティカルコーナーの容易な検出
回路-レイアウト協調設計による手戻りの削減
  • 回路制約からレイアウト制約を生成しレイアウト設計に反映
  • 回路-レイアウト協調設計環境により設計の手戻りを大幅に削減
多様なご運用形態に対応
  • 任意のシミュレータの容易な組み込み
  • サーバ・クライアント方式による会話型・バッチモード、かつ、並列・分散シミュレーション制御
  • タイマー機能によるシミュレーション実行
詳細はこちら

 大規模データ対応回路図エントリ
 α-SX Asca
αーSXロゴ

αーSX Ascaイメージ 大規模回路を高速ハンドリングする回路図エントリ
  • トランジスタから高位レベルまでの回路エントリ
  • 豊富な入出力
    • EDIF Schematic、Spiceネットリスト、Verilog-HDL
  • ユーザフレンドリな優れた操作性
    • ショートカットキー
    • 手書きコマンド
    • 統一性のあるGUI
  • 大規模回路の高速編集、超高速ネットリスト出力
  • 大規模アレイ回路を持つ、メモリ/LCD回路図の容易な作成
    • パラメトリック二次元アレイ編集機能
  • 配線寄生効果を考慮したSpiceネットリスト出力
    • 配線寄生抵抗、容量モデル編集機能
  • 容易なカスタマイズ機能
    • AXEL言語によるGUI、コマンドのカスタマイズ
    • 書式ファイルによるネットリスト出力フォーマットのカスタマイズ
    • AXELコールバック機能による設計素子パラメータの自動計算
詳細はこちら

 信号ナビゲーション・回路図自動生成
 α-SX Asca-Navi
αーSXロゴ

クリティカル信号の効率的なデバックとレイアウトからの回路資産作成αーSX Asca-Naviイメージ
  • クリティカル信号の高速なトレースと回路図自動生成
  • 各種ネットリスト、レイアウトデータからの高速な回路図自動生成
    • 対応ネットリスト
      Spice,Verilog-HDL,EDIF
    • 対応レイアウトデータ(開発中)
      α-SX/Ismo
  • 信号の流れが見易い回路図生成

 フィジカルイメージプランナ
 α-SX Dessin
αーSXロゴ

回路設計段階で配線寄生効果を予測できるフロアプランナαーSX Dessinイメージ
  • 回路設計者が簡単にレイアウトイメージをプランニング
    • 寄生RC抽出と回路図へのバックアノテーション
    • 回路図エントリと統一された操作性
    • シンボリックなプランニング
    • 回路図無しでプランニング
  • プランニング結果のレイアウト設計への反映
    • Ismo, GDSII 出力

 シミュレーション波形解析
 α-SX SpiceChart
αーSXロゴ

αーSX SpiceChartイメージ 業界トップクラスの大規模データ表示スピード
直感的な操作でストレスなく解析
  • ポストレイアウトシミュレーション規模の波形を超高速に表示
    • 5ギガバイトオーダを3分で表示
  • Drag&Dropとクリック操作だけでコマンド実行
  • 資料作成支援
    • 日本語コメント入力、測定値のコピー&ペースト
  • 豊富な測定機能
    • マルチタブによる複数解析の同時表示
    • ジッタ解析、ヒストグラム表示
    • EyeDiagram, AD/DA変換
  • 見やすい表示
    • XYカーソル、点カーソルによる測定結果表示
    • 測定値色、背景色のカスタマイズ
  • 各種フォーマットに対応
    • r0/ac0/dc0, fsdb, raw、psf
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