超高速Spice入力・静的タイミング解析ツール
超高速.LIB生成ツール |
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Hitasは、数百万トランジスタからなるデジタル回路のカスタムデザインに対して、回路設計段階でのタイミング問題の早期発見、および、レイアウト設計後のタイミング検証作業を短時間で行います。
また、マクロブロック、スタンダードセルに対して、フル自動で特性解析を行い、高精度なタイミングライブラリを超短時間で生成でき、SOC設計を遅滞なく進められます。
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| Spice入力STA |
超高速.LIB生成 |
.LIBなしでSpiceネットリスト入力のみで、STAを実行
クリティカルパス、スラックをレポート
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Spiceネットリストから数分で.LIBを生成
入力波形なし、かつ、自動でクロック、回路動作を認識、特性解析。数百セルを数分で処理。
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| ■ HiTasの特長 |
- 超高速・高精度処理
- 高速動的検証の1000倍以上、精度はSpice比5%以内
- 超大規模データ処理
- フラットネットリストで数百万素子以上
- 階層データベースは制限無く、透過的な解析が可能
- 煩雑な設定が不要
- 強力な回路認識アルゴリズムにより、Tr信号方向定義などが不要、複雑なラッチ回路、プレチャージ・ドミノ回路などを自動で認識
- 柔軟な運用
- TCLインタフェースによる任意の解析、レポート作成
豊富な制御機能により、視認性に優れた結果を生成
- GUIによる局所解析
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| HiTasの機能 |
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（1）STA, パスレポート |
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- 最長/最短パスのレポート
- 任意の2点間遅延のレポート
(端子、ラッチポイント以外)
- スタビリティ解析
セットアップ、ホールドのタイミングチェック
タイミング・マージン解析
- ゲート、マクロ、トランジスタ混在解析
・ 汎用フォーマット入力サポート
1) ネットリスト： Spice, Verilog, VHDL
2) 寄生情報: DSPF, SPEF, Spice
3) タイミング情報: .LIB
4) 制約情報: SDC, INF(Avertec)
- 最新テクノロジ BSIM3,BSIM4のサポート
- クリティカルパス切り出し
指定パスを切り出し、Spiceシミュレーションを実行
- ミックスド・シグナル回路解析：
アナログ回路を含む大規模回路を処理
- クロストーク解析
非線形モデルにより非現実的なワーストケース解析を除去
詳細なオーバーシュート、アンダーシュート検出によるノイズ解析
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（2）自動特性値解析(.lib生成)： |
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解析データベースから超高速に特性値を抽出、.libを生成
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.lib生成の性能 |
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MOSFET |
R |
C |
処理時間(注 |
備考 |
セルライブラリ
(681セル) |
17012 |
29940 |
107265 |
2分 |
基本ゲート：422
ラッチ：58, FF：201 |
CPUマクロ
（入力34,出力18) |
4792 |
29987 |
76289 |
5分 |
特性解析ポイント：96 |
注) 1PVT, 7x7 table 寄生ＲＣ付きネット
Hitasではパワー特性は扱いません
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STA処理性能 |
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| サポートプラットフォーム |
| Sun/Solaris8 以上 Enterprise4.0（opteron64bit対応） |
