タイミング例外検証・生成・管理ツール
インプリメントの初めから終わりまで正当なSDCを適用することにより、設計の手戻りを防止します。P&Rツールの有効活用が図れ、タイミング収束の向上、チップ面積、および、パワーを削減します。
Confirm (既存SDCの検証) Clock、I/O制約、フォルスパス、マルチサイクルパス設定の誤りを検出  Focus (SDCの自動生成) Clock and IO 制約、フォルスパス、マルチサイクルパス設定の自動生成 マルチモードSDCの生成  Refocus (SDCの管理) 自動マッピング（RTL→Gate-Level, Gate-Level→RTL） プロモーション（下位ブロックSDCのトップ階層への合わせこみ） SDC間の等価性検証
■ 特長
フォーマル、および、アサーションベースのフォルスパス、マルチサイクルパス設定の検証、生成 ディレイ･セーフによるフォルスパス設定の検証、生成 スクリプトによる簡単な使用方法、HTMLビューワによるわかりやすい結果の確認、WAIVE指示
	ディレイ･セーフ・フォルスパスの検証、生成
	ネット遅延:0ns、ゲート遅延:1nsとし、すべての入力(A,B,C)が時刻0nsにて０から１へ遷移した場合、パスB→E→F→Zは、3nsにて動的に活性化可能ですが、フォルスパスはCからZに対して指定されていないので、Zへの遅延は過小評価されません(C→E→F→Zは真のパスで、C→Z ≧ B→Zです)。従って、図内のフォルスパス設定は、インプリメントにおいて、パス遅延が大きく変化しても、これに影響されず、また、実際のタイミング問題をマスクしないため安全です。
	HTMLビューワによるわかりやすい結果の確認、WAIVE指示
	正当な設定,不当な設定に対し、その理由をレポート。 結果とSDC設定、ネットリストとのリンク付けにより、汎用のHTMLビューワ上で容易な操作で内容を確認できます。
マルチモードSDCの生成
SDCの等価性検証