高速歩留まり予測を実現 設計に即フィードバック
高速フルチップ解析
DFM設計時代を迎え、プロセス歩留まりを考慮したLSI設計は必須となっています。製造歩留まりを低下させる要因を設計時に認識し、これを回避した設計を実行することにより、大きな手戻りとこれに伴う莫大な開発費発生を防止することができます。そのためには、新規設計時および既存設計の修正時に新規設計／変更の内容が歩留まりにどのような影響を及ぼすのかを事前もしくは逐一、把握できることが大変重要です。この解析には歩留まり予測ツールを用います。ここでご紹介するEYESもPEYEもそのようなツールのひとつです。   EYESはチップ全体の解析に用いられます。既存の同様のツールとの大きな違いは、開発元Predictions Software社独自のサンプリングアルゴリズム採用により、1～2桁の処理速度の改善となっている点です。   これによりLSI設計者はバッチ処理の結果を待つことなく、設計の場で容易に歩留まり解析結果を得ることができ、その結果をすばやく設計に反映させることができます。   PEYEはブロックレベルの歩留まり考慮設計に向いています。用い方の1つはEYESからのチップ全体の歩留まり情報を元に、歩留まり低下のポテンシャルの高い箇所に対して、より詳細な解析を行う方法です。もうひとつの用い方として、プロジェクト内で作業分担をし、ユニットに分けてパラレル設計をするような場合に各ブロックでの新規設計の際の歩留まりチェッカーとしての役割をPEYEに期待することができます。この場合、EYESは歩留まりDRCとして用いることになります。   上の説明ではEYESとPEYEを組み合わせて用いる例を示しましたが、単独でのご利用ももちろん可能です。
■ EYES/PEYEの特長
● EYES *2 高速化アルゴリズム（米国特許取得2000年）によるサンプリングを用いることにより精度をさほど落とさずに高速化を実現 フルチップ全レイヤーCA *1 解析  ● PEYE *3 特定領域に対するポリゴンベースの詳細なCA解析  ○ 共通事項 歩留まりモデル記述ファイルを用意。複数の異なるタイプの歩留まりモデルを同時記述可能。 記述可能な歩留まりモデル＝結晶欠陥モデル、パーティクルによる配線のオープン／ショートモデル、ビアオープンモデル、ノンリダンダントビアなど。この他、レイアウト起因のシステマチックばらつきもモデル化可能。 *1 ： CA Critical Areaのこと。ある特定の種類の欠陥がそこに存在するとLSIの機能としてエラーとなってしまうような場所の集合を面として表現したもの。歩留まり解析の中ではその面積にその欠陥の存在確率をかけ、それをあらゆるサイズ、考慮するすべての種類の欠陥に対して足し合わせ（積分して）、歩留まりを計算する。 *2 ： EYES Edinburgh Yield Estimator - Sampling *3 ： PEYE Perl EYE
	入出力およびサポートプラットフォーム
	入力ファイル：GDS-II、CIF、コントロールファイル（レイヤ定義、欠陥密度分布など） 出力：イールド解析結果ログ、マップ。 プラットフォーム：Solaris, Linux, Windows-2000, -XP
■ PEYEの解析結果（例）  ■ PEYEにおける詳細レポート生成例