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使用条件 |
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本Design Kitは、Semiconductor Manufacturing International (Shanghai) corp.ユーザーであり、JEDATのLSI設計環境α-SXのライセンスを保有されているユーザに限ります。
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| 設計フロー |
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| 提供する情報 |
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| Design Kitで必要な情報 |
Jedat |
Foundry |
| α-SX共通環境設定 |
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evades.ini |
レイヤーの色、Filling、表示／非表示等の設定 |
○ |
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| evadesrule.ini |
Layer名／番号、Data Type、設計ルール
（Space,Width,Enclosure,via等）の設定 |
○ |
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| 上流設計環境（Asca等） |
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基本デバイス |
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回路図シンボル |
○ |
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| 回路シミュレーション用ライブラリ |
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○ |
| IPマクロ |
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回路図シンボル |
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| （ソフト）接続記述 |
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○ |
| （ハード）回路シミュレーション用ライブラリ |
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○ |
| 下流設計環境（Ismo、AnalogCreator、検証等） |
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基本ブロック＆IPのレイアウト情報 |
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論理情報（接続ピン情報、形状データ等） |
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○ |
| 実データ（マスク用データ） |
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○ |
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ParaO Lib |
○ |
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| iDRC/ERC用ルールファイル |
○ |
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| iLVS用ルールファイル |
－ |
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対応プロセス |
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| ● | 本Design Kitは、SMIC 0.18μm Mixed Signal プロセスに基づいて作成しています。 |
| | |  | 0.18μm Mixed Signal 1P6M salicide 1.8V/3.3V process |
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Design Kit の入手連絡先 |
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Design Kitに関するご質問は、下記までお問い合わせください。
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株式会社ジーダット 営業技術本部
E-mail：
TEL：03-5847-0314
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