多層Cu配線の配線抵抗も高精度に解析
半導体技術の進歩に伴い、製造技術を考慮した設計技術(DFM)の需要が増大してきました。CMP-DesignerはCMPでの膜厚差改善のためのシミュレータを主体としたDFMシステムです。特にCMPシミュレータの精度の高さとプロセスに対する柔軟性から複数の半導体メーカーでCu配線を中心に導入され、実用化されています。製品はCu版：SimCu、STI版：SimSTI、ILD(層間膜)版：SumILDに分かれており、Cu版：SimCuは45umルール以上のLSIに対応しています。シミュレータの特徴は以下の通りです。
■ CMP-Designerの特長
1. 物理モデル 応力を考慮した物理モデルがベースで、パッドの変形を応力応答関数により数式化。FFT(高速フーリエ変換)、アルゴリズムの改善により高速計算を実現。  2. COGモデル 銅配線のディッシング*とエロージョンを独自のCOG(CopperGlobal)モデルを用いて高精度に計算。配線幅依存性も考慮。  3. めっきモデル Cuの初期膜厚はめっきによる盛り上がり（Over-fill,Super-fill）のモデルで計算。  4. 多層銅配線 多層の銅配線での各層のディッシング/エロージョンをその下層の凹凸の影響も考慮して正確に計算。層間膜および積層配線での層数に制限なし。  5. スラリー特性 セリア等の圧力に研磨速度が比例しない(非プレストン)スラリーにも対応。  6. 成膜モデル CVD膜、HDP(高密度プラズマ)膜、リフロー膜等各種成膜モデルも含む。  7. LSI一貫シミュレーション STIからPMD(ゲート膜)、更にCuおよびAlの多層配線の平坦性のLSIプロセス一貫シミュレーションにも対応。 ＊ディッシングとは銅配線が皿のように研磨されることでCu抵抗が増大し、CMPの大きな問題点です。
	サポート・キャリブレーション
	JEDATはシミュレータだけでなく適切な物理モデルをベースに、パラメータを実測値に合わせる(キャリブレーション)手法に関する豊富なノウハウを保有しており、これをベースにユーザサポートを行っています。キャリブレーションは精度向上に非常に重要です。これによりCu多層配線での精度として5%誤差以内を実現しています。
	利用方法およびシステム
	現在、CMP-Designerは主として先端LSIの開発部門に導入され、Cu,STIのプロセス･材料の最適化、レイアウトデータの検証、ダミーパターンの設定等DFM分野で活用され、歩留り向上や特性改善に貢献しています。 CMP-Designerにはシミュレータ、密度計算、表示ツール(HOTSCOPEおよびα-SX)がGUIと共に組み込まれています。LSIの階層データ(GDSⅡ)から非常に高速に密度を計算するツールDFRAMEにより密度だけでなく配線幅の抽出も行います。更にCMP-Designerを活用していただくためのシステム図を右に示します。CMPシミュレータで計算したディッシング分布はLPEツールとリンクしており、LSI特性を計算できます。これをLSIの設計フローに組み込むことも可能です。Hotspotの表示も可能となっています。 サポートOS：RedHat LINUX, SUSE,Windows
	システム構成
	CMP-Designer は、株式会社半導体先端テクノロジーズ（Selete）の登録商標です。
Cu-CMPシミュレーション