半導体・FPDの回路設計・デバッグ統合環境
半導体・液晶等のレイアウト設計環境とのシームレスなリンクにより、TAT 短縮が可能 回路設計時の制約をレイアウト設計へフォワードアノテーションする事により、設計効率を向上
回路図入力・デバッグ クロスプロービングによるデバッグ環境 レイアウトへのフォワードアノテーション 検証結果のバックアノテーション
■ Ascaの特長
シームレスな回路設計環境により、回路設計工数を大幅に短縮 シグナルナビゲーションにより、多階層・大規模な回路図に対するデバッグ作業の効率化を実現 トランジスタレベルから言語レベルまでのユーザフレンドリなデータエントリ環境 デファクトシミュレータとのリンクにより、シミュレーション実行が容易 回路図とシミュレーション波形とのクロスプローブにより、デバッグ作業の効率化を実現 シミュレーションコントロール機能による解析条件設定、保存、再利用環境 WindowsとUnix混在設計環境により、設計環境構築時のコスト削減が可能
Asca
	■ 強力な回路デバック機能を有した回路エントリー ○ Edif Schematic のインポートで、他社回路図データを移行可能 ○ スケマティックジェネレータ： 　　・Spice, CDL ネットリストからの回路図生成 ○ シグナルナビゲーション： 　　・観測ポイントを起点に信号の流れに沿ったトレースが可能 　　・下位モジュール内を自動展開したデバッグが可能 ■ SimfaceA：シミュレーションI./F ○ シミュレーション解析条件設定、実行（HSPICE、SmartSpice 等) 　　※ Spector の実行も可能 ■ WaveViewAnalyzer：波形解析ビューワー (Synopsys社製) ○ Asca 上の回路図とのクロスプローブ表示が可能 ○ パラメタライズインスタンスによるシミュレーション、レイアウト設計とのリンク ■ 強力な回路図デバック環境 ○ 階層回路図を含めたルールチェック結果のダイナミックな検索 ○ ダイナミックな信号トレース、トレース回路図の自動抜き出し ○ リーフビュー指定による階層ブラウザ表示、ネットリスト出力 ■ レイアウト設計とのリンク環境 ○ 階層展開されたレイアウトと回路図ビュー間のクロスプローブ ○ 2D アレイインスタンス定義によるブロック生成、ネットリスト出力 ■ 容易なカスタマイズ環境 ○ GUI 変更、D/B 操作、独自編集コマンドの開発 ○ パラメタライズインスタンスによるシミュレーション、レイアウト設計とのリンク
	Asca の拡張機能
	シグナルナビゲーション ・ 回路シミュレーション時における回路図のデバッグ作業の効率化 ・ 階層回路の検図 ( 主要ネットの経路探索) が容易 ・ ロジックシミュレータにおける論理のデバッグ作業の効率化 ・ LVS の結果に対してネットを中心とした回路側のエラー解析が可能 ・ 回路図のピン・ネットを指定して、ネットを前後方向へ階層トレース ・ 中間階層のピンを指定、そのピンが引用されている親階層へトレース 回路図生成 ・ LPE の結果の寄生付きネットリストから、回路図を自動生成 ・ 論理回路図からレイアウト用回路図を自動生成 View 管理 ・ エクスポートの対象毎(Verilog,SPICE,CDL 等）に階層構造を自動管理 ・ Verilog,Analog,CDL 毎に階層構造をツリー表示、メタルオプション 　　etc. シンボル生成 ・SPICE, Verilog 等のモジュール定義から、シンボルを自動生成
	Asca その他の機能
	レイアウトプロトタイピング支援 ・ CVM による回路制約管理 2D アレイインスタンス機能 ・ インスタンス名による2次元アレイ定義 →SPICE, CDL, レイアウト生成 ・ TFT 画素アレイ構造定義対応 編集機能 ・ リーフビュー指定階層ブラウザ ・メタルオプション回路図切り替え ・ 階層ブロックへの Edit In Place ・パラメタライズインスタンス対応
	Ascaの構成、設計フロー
SimfaceA
	■ HSPICE に準拠した解析制御文の設定 ■ GUI による容易なオプション設定 ■ 回路図上の信号もしくはインスタンス指定による設定 信号経路が異なる同一種類ブロック内回路図への設定 ■ 仮想シンボルによる独立電圧源／電流源等の設定 ■ 回路図と波形表示間のクロスプローブ ■ 超高速ネットリスト生成 ■ ユーザシミュレータへの容易な対応 強力なカスタマイズ環境
	Import & Export
	EDIF Schematic SPICE Export LVS-SPICE Export Verilog-HDL Export SPICE/DSPF Import