α-ＳＸは、当社ＳＸシリーズの最新シリーズであり、ＳＸ-９０００システム等で培った長年の実績、ノウハウと、産学連携等の長年の研究開発の結果蓄積された最先端の技術力をベースに製品化した、新世代の設計システムです。 回路図エディタ「Asca」、レイアウトエディタ「Ismo」を中心に、半導体フルカスタム設計分野、液晶等の微細加工パターン設計分野向けの各種エディタオプション、検証ツール、自動ツールが完備されております。また、業界標準となっている各種外部フォーマットに対する入出力を標準装備しているほか、マスク装置へのデータ出力、プロット出力、その他特殊フォーマット等に対する対応も行っております。さらに、お客さまが独自の設計環境を構築するためのプログラミングインターフェイス等のDevelopment Kitを準備しているほか、当社の専任のカスタム開発部門がカスタムソフトウエア開発のサポートを行っております。 また、 α-ＳＸにおいては、回路設計環境とレイアウト設計環境とを融合した統合設計環境を構築しており、設計制約の管理マネージャー「CVM」による設計制約ドリブン（Constraint Driven）な新しい設計環境、設計手法の提案を行っております。
主な製品構成
	基本システム、エディタオプション
	「新世代・統合回路設計ツール」 C3 （Circuit-Cube） C3は、回路図エントリ、シミュレーション実行制御、波形表示、結果解析の各工程を設計者の設計フローに合わせ、シームレスに統合した新世代・回路設計システムです。
	「強力な回路デバック機能を有した回路エントリー」 Asca 回路設計を行う基本システムであり、回路エントリ、各種回路シミュレータとのインターフェイス、波形解析ビューワ、シグナルナビゲーション等の強力な機能が装備された統合設計環境です。
	「シミュレーションインターフェイス」 SimFaceA 回路シミュレータの解析条件設定、実行等の制御を行うシミュレーションコントローラです。各種商用シミュレータとのインターフェイスが可能です。
	「高速・大規模データ対応　シミュレーション波形解析ビューワ」 SpiceChart ギガバイト規模のシミュレーション波形ファイルを瞬時にオープン、高速表示。 使い勝手のよい操作性により、ストレスのない測定・解析を行なえます。
	「ワイヤーロードモデラ」 WLModeler 回路上のクリティカルパス等の配線寄生効果をワイヤーロードとしてシンボリックにモデリングする、エディタです。
	「フィジカルイメージ・プランナ」 Dessin 回路設計の段階で行う、シンボリックな簡易型フロアプラナです。設計の初期段階で配線遅延等の評価を行い、レイアウト設計へのフォワードアノテーションを行います。
	「新世代高機能レイアウトシステム」 Ismo レイアウト設計を行う基本システムであり、大規模、高集積、高性能半導体に対応したレイアウト統合設計環境です。設計対象によりポリゴン、ルールドリブン、ネットドリブン、コンストレインツドリブンの設計モードが準備されており、また高速、高機能で操作性に優れたマニュアル設計環境のもとに自動配置、自動配線、検証等の様々な機能が統合されています。
	「微細加工パターン向けエディタオプション」 FineArts 特殊形状パターンの入力（楕円弧形状、カム形状、渦巻き形状、8セグ形状、他）、画素パネル入力、束線入力、トリミング、抵抗一定化自動配線、面化処理、図面枠配置、寸法線入力、日本語入力等の微細加工パターン向けのエディタオプションです。
	「レチクルフロアプラナ」 FineRFP FPD向けのレチクルフロアプラナです。パネルレイアウトのショット分割によるフロアプラン設計、露光用のレシピ情報の出力を行うことができます。
	自動ツール
	「制約自動抽出」 Coulom 回路図上の回路トポロジー情報から、回路の対称部分やグループ依存性の強い素子群やペア、カレントミラー等のレイアウト設計を行う上での各種制約情報を自動抽出します。この抽出条件はカスタマイズ可能ですので、個々の設計ターゲットにあった環境の構築を柔軟に行うことが可能です。
	「フロアプラン生成」 Proton レイアウトのフロアプラニング環境で、操作性に優れたメッシュ上へのシンボリックな割当配置により、アナログ特有の制約を考慮した各種フロアプランの比較検討を、設計の初期段階で効率良く行うことができます。
	「デバイス／セル生成」 Laplace デバイス／セルレイアウトの自動生成環境で、アナログ特有の大きなWを持つMOSFETや抵抗、容量といったペア性の高いモジュールの配置、配線をテンプレートにより柔軟に制御することができます。専用のGUIのもとでの、シンボリックな素子配置とメッシュ形式の配線からなりますので、異なったパラメータを持った複数デバイス/セルの一括生成や、設計の再利用等が可能です。
	「会話型高速素子自動配置」 Amper MOSFET、BJT、抵抗、容量等を離反制約、シンメトリ指定、グループ指定等の様々な制約条件に従って高速に配置いたします。配置と配線を抽象表現することで、素子間の配線長と配線領域を含んだ配置の正確な評価を行いますので、高品質な配置結果を得ることができます。
	「カスタム設計用自動配置」 Rexcell アナログミクスドシグナルIC向けの自動配置ツールです。大規模デジタルLSI向けの製品に比べると、購入し易い価格設定を行っています。
	「高密度自動配線」 Rexsir シェープベース手法の採用によりMOS/Bipolarデバイス間、ブロック間の配線をマニュアル設計と同等の高品質、高密度で行います。他のツールと同様に、Ismoからインタラクティブに実行できますので、マニュアルレイアウト設計と組合せて使用することで最適なレイアウトをより短いTATで完成します。
	「レイアウトコンパクション」 Grana レイアウト最適化環境で、シンメトリ、ペア等の配置、配線の制約を保持したコンパクションを行います。レイアウト全体だけではなく、部分的なコンパクションも可能ですので、設計者の意図通りのコンパクション結果を得ることができます。
	検証
	「インタラクティブ DRC/ ERC」 iDRC/ERC
	「インタラクティブ LVS」 iLVS
	「インタラクティブパラメータ抽出」 iLPE Ismo からインタラクティブに実行可能な、 DRC（Design Rule Check）/ ERC（Electrical Rule Check）、 LVS（Layout .vs. Schematic）、LPE（Layout Parameter Extract）等のレイアウト検証ツールです。
	「インタラクティブ Fine ERC」 FineERC 液晶等の微細加工パターン向けのインタラクティブなERC（Electrical Rule Check）チェッカーで、接続情報を持たない図形間のショート、フロートを高速に検証します。
	「インタラクティブ Fine LVL」 FineLVL 液晶等の微細加工パターン向けのインタラクティブなLVL（Layout .vs. Layout）チェッカーで、２つのセル間のレイアウトパターンの差分図形を比較検証します。
	「高精度抵抗計算」 FineAcres 高精度の抵抗計算ツールで、有限差分方を用いたアルゴリズムを採用し、エニーアングル図形や円弧を含む複雑な形状の配線抵抗値を高速に算出します。
	標準入出力
	以下の、業界標準となっている各種外部フォーマットに対する入出力を標準装備しています。 Stream フォーマット入出力 SAIF フォーマット（SX-9000）入出力 Verilog フォーマット入出力 LEF/DEF フォーマット入出力 EDIF フォーマット入力 SPICE フォーマット入力 Calibre/Diva/Dracula Rule フォーマット入力
	変換
	DXF、IGES等の外部フォーマットの入出力をサポートしています。
	マスク出力
	以下のマスクフォーマットの出力をサポートしています。 Laser Gerber Fixed Gerber ETEC/MEBES TOSHIBA/EBM JEOL51,52
	プロット
	HPGL、D-SCAN等のプロットフォーマットの出力をサポートしています。
	プログラミングインターフェイス
	以下のカスタマイズ環境開発ツールを、Development Kit としてサポートしています。 Axel：C++言語コンパチのプログラミングインターフェイスです。 ParaO定義：Pセル定義のGUI環境です。 Sail：SX-9000Sail ベースのプログラミングインターフェイスです。
	カスタマイズ
	当社の専任のカスタム開発部門が、カスタムソフトウエア開発のサポートを行っております。