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ジーダットが新トランジスタレベル静的タイミング解析ツールHiTasを発売
 2005.10.20

報道機関各位
2005年10月 20日
株式会社ジーダット
ジーダットが新トランジスタレベル静的タイミング解析ツールHiTasを発売

 株式会社ジーダット(本社:東京都中央区、代表取締役社長:石橋眞一、以下ジーダット)は、アバーテック社(Avertec、本社:フランス パリ市、社長:Karim Dioury、以下Avertec社)の開発した、LSI向けトランジスタレベルの静的タイミング解析ツール:「HiTas」(ハイタス)の販売に関する代理店契約を締結して、11月1日から販売します。
 Avertec社のHiTasは、最先端技術を用いたディープサブミクロンプロセスの大規模デジタル回路のトランジスタレベルの静的な遅延並びにタイミング解析を行うEDAツールです。 HiTasの1つ目の特徴は、大規模フルカスタムデザインで求められる高精度な解析と超高速の実行ができることで、高精度SPICEシミュレータと同等精度で、且つ、高速な動的解析ツールと比較して1000倍以上の超高速の実行速度を実現しました。これにより、数千万トランジスタからなるデジタル回路のカスタムデザインに対して、問題の早期発見、および、ポストレイアウト検証作業が短時間で可能となり、製品開発期間を大幅に短縮できます。
 2つ目の特徴は、高精度なシミュレーション用のタイミングモデルライブラリ(.lib)を生成できることです。HiTasでサインオフ検証を完了した後、その解析結果から特性解析を行い、SoC等のチップ設計で必要となる高精度なシミュレーション用タイミングライブラリを、短時間でモデル化し生成することが可能です。 他の特徴としては、Avertec社独自の回路構造認識と信号処理技術によりHiTasを使用する際に煩雑な設定を必要としないこと、様々な設計スタイルに対応できる様にゲートレベル並びにマクロなどのライブラリ化された遅延/タイミング情報との混在解析が可能なこと、階層単位での解析結果を再利用する手法でチップ全体を透過的に解析することによって、階層間で生じる問題を解消しフラット解析時の場合と同様に下位階層レベルで不具合箇所を直接検出できることなどです。

 なおHiTASの詳細は、10月25日と28日に開催しますジーダットのプライベートショウで発表する予定です。

【主な特長】
 ・ 強力な回路認識アルゴリズムにより煩雑な設定が不要
 ・ 既存ライブラリとの混在解析が可能
 ・ 階層的に処理することにより、フルチップの解析を超高速に解析
   また、データ規模に制限がない
 ・ 解析データベースからタイミングライブラリ(.lib)を生成

【出荷時期】   2005年11月1日から

【販売目標】   初年度20セット

【価格】   約1000万円(1年・TBL)から

■ 株式会社ジーダット
本社    :東京都中央区日本橋小舟町6-6
営業開始 :2004年2月2日
資本金   :2億円
代表者   :石橋眞一
事業内容 :
 
電子回路・半導体集積回路・液晶モジュール等設計支援のためのソフトウェア(EDA)の開発・販売およびコンサルテーション 株式会社ジーダットは、2004年2月にセイコーインスツル株式会社のEDA事業部が分離独立した会社です。 20年以上に渡るEDA事業の経験と技術がそのまま受け継がれています。

■ EDA(:Electronic Design Automation)
 電子回路、電子回路基板、および電子部品(集積回路、液晶モジュール等)の設計から製造を支援するソフトウェア(CAD:Computer Aided Design)システムのことです。 年々進化する電子回路のテクノロジーに追従するため、EDAも進化し続けています。 基本的なキーワードは「大規模化」、「微細化」、「高速化」です。

■ 本件に関するお問い合わせ先
【報道機関】
  株式会社ジーダット 経営企画室 太田
  TEL:03-5847-0312 E-mail:edainfo@jedat.co.jp
【お客様】
  株式会社ジーダット EDA営業技術部 柿木
  TEL:03-5847-0314 E-mail:edainfo@jedat.co.jp
 

以上
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