■FishTail社, Legend社, Laflin社, Orora社のDAC出展情報について

2009.07.14

FishTail社, Legend社, Laflin社, Orora社のDAC出展情報について
来る2009年7月26日〜31日、米国サンフランシスコにて開催されます「46th DAC(Design Automation Conference)」において、当社パートナー各社は、下記の通り展示・デモを行います。 DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。デモのご予約は下記URLにて受け付けておりますので、お手数ですが事前登録をお願いいたします。
FishTail Design Automation, Inc.
Booth No.3064 North Hallにて展示デモを行います。 今年のDACでは、USER TRACKにてTexas Instrumentsとのジョイントプレゼンテーションを行います。
	■	USER TRACK: Timing Analysis in the Real World
		日程 WEDNESDAY July 29, 9:00am - 11:00am | Room 132 テーマ The Automatic Generation of Merged-Mode Design Constraints マルチモードの複数SDCを１つのSDCにマージする自動生成機能とその成果について紹介します。 スピーカ Subrangshu K. Das - Texas Instruments, Inc., Bangalore, India
ブースでは下記プレゼンテーション・デモを行います。
	■	フロントエンド設計者向け：
		*	SDCのフォーマル検証
		*	クロック制約生成
		*	timing-critical datapathのタイミング例外制約の自動生成
	■	バックエンド設計者向け：
		*	マルチモードの複数SDCを１SDCへマージする機能
		*	ブロックレベルSDCからチップレベルSDCへの自動引き上げ機能
		*	SDC等価性チェック
FishTail社のスイート予約は下記URLにて受け付けております。 http://www.fishtail-da.com/dac_reg/main.php
Legend Design Technology, Inc.
Booth No.1510 South Hallにて展示デモを行います。 Legend社の提供する半導体IPの特性解析および検証に関するトータルソリューションおよび次世代Spiceシミュレータをご覧ください。 今回は、液晶シミュレータベンダDaouXilicon社と共同でLCDパネルシミュレーション環境を特別展示いたします。
製品ハイライト
1. 半導体IP特性解析・検証
	■	CharFlo-Memory!: コンパイラ生成メモリIP向け自動特性解析
		*	最先端プロセス（45nm/65nm/90nm）用低消費電力メモリコンパイラ対応
		*	低消費電力向けPower-Gating回路への対応
		*	インスタンスベースの特性解析
		*	コンパイラモデル（遅延、タイミング計算モデル）の生成
	■	CharFlo-Cell!: 自動スタンダードセル/IOライブラリ向け特性解析
		*	特性解析および検証自動セットアップ
		*	グリッチやメタスタビリティー回避のためのマルチゴールBiSection手法
		*	分散処理による高速処理
		*	回路ネットリストから論理を抽出し、オリジナル.Libの検証と新規.Libを生成
	■	Model Diagnoser: スタンダードセル・ライブラリの品質保証および欠陥箇所の修正
		*	TSMCは、スタンダードセル・ライブラリの品質保証のため本製品を採用
		*	.Lib modelを診断し、論理のミスやグリッチ/メタスタビリティー箇所を特定
		*	これらの違反箇所を回避するためセットアップ/ホールドタイムと最小パルス幅の自動マージン調整によって.Libモデルを修正
		*	セル・ライブラリの診断をわずか数時間で実行
	■	CharFlo-Custom! マクロIPとカスタムメモリIP向け特性解析
		*	デモスイートにてプレゼンテーションおよびディスカッション実施
2. Spiceシミュレータ
	■	Turbo-MSIM: Fast-Spiceシミュレータ
		*	大規模メモリ、ディジタル回路、ミックスドシグナル回路、ポストレイアウト検証に適用
		*	SPICE精度にて100倍から1000倍のパフォーマンスを実現
		*	数億トランジスタ規模まで対応
		*	Verilog-A、time-variationモデル、カスタムファンクションモジュールを含む広範囲なモデルサポート
		*	圧倒的なコストパフォーマンスと柔軟な使用モデル
	■	MSIM and MSIM-API: 高精度Spiceシミュレータ
		*	TSMCは、先端のナノメーターデザインにおいて、本ツールを認定
		*	ライブラリ特性解析、アナログ/ミックスドシグナル設計、LCDパネル設計など各検証に適用
		*	標準SPICEに比べ、誤差5%以内で5倍のパフォーマンス
		*	マルチスレッド対応、Linux/Windowsサポート
		*	Verilog-A, time-variationモデル、カスタムファンクションモジュールを含む広範囲なモデルサポート
		*	圧倒的なコストパフォーマンスと柔軟な使用モデル
Legend社のスイート予約は下記URLにて受け付けております。 http://www.legenddesign.com/dac/dac_form.shtml
Laflin HOTSCOPE
Booth No.3448 North Hallにて展示デモを行います。 今年10月リリース予定のHOTSCOPE-V750の最新機能を中心にご紹介します。 等電位追跡機能を機能拡張し、各種計測機能・DRC機能、ノード追跡機能などをサポートしました。さらに、LVS解析を想定したネットリストからの回路図生成・シグナル追跡機能をご紹介いたします。
上記以外に最近１年間のアップデートをご紹介いたします
	■	表示、オープン性能の大幅改善：GDS、OASIS、LEFDEF
	■	CMP断面プロファイル解析機能
	■	OASISユーティリティ
	■	CDBOX関連拡張、バッチユーティリティ
	■	メッシュ方式論理演算とエラー追跡機能
	■	カラーリング
Laflinの紹介は下記URLにてご覧いただけます。 http://www.dac.com/ebooth/exhibitor.aspx?confID=9&mpid=1158
Orora Design Technologies, Inc.
Booth No.4151 North Hallにて展示デモを行います。 今年のDACでは、"Arana" - analog and custom IC behavioral modeling platform - を発表します。以下の製品を含みます。
	■	Arana Bottom-Up Designer
		*	カスタムIC設計において、pre/postレイアウトネットリストからビヘイビアモデル(Verilog-A/AMS/D)の自動生成を行います。これはmixed-signal回路のファンクション検証に用います。
	■	Arana Top-Down Designer
		*	トップダウン設計において、ビヘイビアモデルの生成とチェックを行います。
	■	Arana Behavioral Model Optimizer
		*	ビヘイビアモデルパラメータをトランジスタ回路の応答特性と測定値にマッチした最適化を行います。
	■	Arana Behavioral Model Validator
		*	ビヘイビアモデルの検証プロセスを自動化します。
Aranaはすでに半導体企業各社において、PLL, DAC, ADC, filter, カスタムメモリ, SerDes（SERializer/DESerializer), 電源IC等、40例以上に及ぶ量産回路で実績があり、ミックスドシグナルブロックにてSPICEシミュレーション比100倍から1000倍の高速化を実現しました。 Arana以外では、すでに実績のあるArsyn - Analog and Custom IC Circuit Automated Design and Reuse Platform - のデモンストレーションを行います。 さらに、2010年Q1リリース予定の"Arche" - Analog and Custom IC Electrical Characterization and Verification Platform - に関してもご紹介いたします。
Orora社のスイート予約は下記URLにて受け付けております。 http://orora.com/index.php?page=dacRegistration
皆様のご来場をお待ち申し上げております。