株式会社ジーダット

イベント情報
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2016/05/09
イベント
JEDAT社およびパートナー企業の DAC2016 出展情報について
お客様各位
2016年5月9日
株式会社ジーダット

JEDAT社およびパートナー企業の DAC2016 出展情報について



来る2016年6月5日から9日まで、米国テキサス州オースチンにて開催されます「53回 DAC (Design Automation Conference)」において、当社および、パートナー各社は、下記の通り展示・デモを行います。

DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。
デモのご予約は下記メールにて受け付けておりますので、お手数ですが事前連絡をお願いいたします。

ご予約、お問い合わせは こちら


Jedat Inc.   Booth: #428


■ SX-Meister RVT-CircuitSynthesis
アナログ回路のマイグレーション設計期間を1/10に短縮!
再利用ベースの回路パラメータ最適化ツールです。回路特性の等価性を確保する回路パラメータの最適化を行い、対象回路の自動ポーティングを行います。デバイス単位に特性を保証するローカル最適化機能により、設計者の意図したパラメータが自動で得られます。

■ SX-Meister RVT-LayoutSynthesis
アナログレイアウトのマイグレーション設計期間を1/10に短縮!
再利用ベースの自動アナログレイアウト合成ツールです。オリジナルデザインのトポロジ情報と抽出した設計制約を再利用することで自動配置配線を行います。
Design / IP Track Poster Sessionで発表を行います。
タイトル “PLL design using automatic analog migration tool”
Session Title: Design / IP Track Poster Session
Date : Tuesday, June 7
Time : 5:00pm - 6:00pm
Location : Exhibit Floor

■ SX-Meister GT-Router
業界最速の制約ドリブンパワーメッシュ配線用自動ルータです。対象となる配線領域と配線形状を自動的に割り当て、抵抗やシールド、インピーダンス分離などを制約条件として考慮しつつ、完成度の高い配線を実現します。

■ HOTSCOPE
- HOTSCOPE
テラバイトを超えるSoC大規模マスク・レイアウトパターンの解析・デバッグを高速に行えます。レイアウトデータからの回路図生成、ネットトレース機能により、故障診断が容易に行えます。さらに3Dビューイング機能により立体構造を明らかにして診断精度を高めます。
- HOTSCOPE Parallel Server
超高速図形演算処理エンジンにより、ブーリアン演算や面積・エッジ長の計算、ネットトレースなどを高速に行います。


Aldec, Inc.   Booth: #619


Scalable Emulation Solutions
ASIC Verification Spectrum
各セッションを45分間、3日間行います。
1-on-1 Technical Sessions and Demos
■ Session 01:
Adopting Accellera SCE-MI standard to reuse FPGA Boards for Simulation Acceleration and Co-emulation
■ Session 02:
Solutions for High Performance Computing (HPC) on FPGA
■ Session 03:
Aldec ASIC Verification Spectrum: A scalable solution from block-level to system-level
■ Session 04:
Design Prototyping on a Scaleable Platform Built on Xilinx Ultrascale FPGA Technology
■ Session 05:
Best Practices for Managing Functional Specification
■Session 06:
Efficient CDC Debugging Using Phase-based Methodology for Large FPGA/ASIC Multi-clock Designs
■Session 07:
At-Speed FPGA Testing, Testbench Reuse and Dynamic Functional Equivalency Checking with RTL Simulation
■Session 08:
Functional Verification: The Good, the Bad, the Ugly
■Session 09:
High Level Synthesis with NEC

セッションへのお申し込みは、https://www.aldec.com/jp/events/704にてご予約をお願いします。


EDXACT SA   Booth: #1722


物理設計・検証における寄生素子に関連したシミュレーション時間・シグナルインテグリティ・遅延・クロストークを解析します。ポストレイアウト検証フローに容易に組み込みができます。
■ Jivaro:
ネットリスト縮退とシミュレーション高速化
■ Viso:
配線の設計・解析・探索
■ Belldonne:
LPEフローの比較・最適化


FishTail Design Automation, Inc.   Booth: #1812


SDCの検証・生成・管理フローをご紹介します。
■ グリッチ(Glitch)検証
非同期設計でのグリッチを防ぐための、RTLとConstraintsを入力としてフォーマル検証とアサーションを使った新たな設計検証の提案を行います。
■ X-injectionを使った、例外制約の検証
指定された例外を通して、自動的にX値を強制するアサーションを作成します。これにより、例外処理の正当性検証で現存のX値の伝搬手法を使うことが可能になります。
■ SDCモードマージ結果の検証
マージされたモードが、サインオフでのモードと等価であることを検証する新たなフローを提案します。このフローでは、オリジナルとマージで、タイミングの差があるパスを詳細に検証できます。


Fractal Technologies   Booth: #1718


異なる設計フォーマット間の整合性と正当性をチェックするIP検証ツールです。
■ State of the art IP validation tools
フラクタル・テクノロジーズのCrossfireは、デザインで使用されるすべての異なるデータフォーマット間の整合性を検証し、スタンダードセルライブラリ、IOライブラリおよび汎用IPブロック(デジタル、ミックスド・シグナル、アナログおよびメモリ)の品質を向上させます。DACでは、Crossfireの最新チェック機能とサポートフォーマットのご紹介とともに、新たにTransport Languageを発表します。この言語を用いると顧客はIPベンダに対してリリース前に実行すべきQAフローを指示することができ、共通の受入検査環境を実現できます。


IC Manage, Inc.   Booth: #1329


SoCやIPなどのIC設計のための高性能な設計データ管理ツールを展示します。
全社のサイトで効果的で信頼性の高いデータ管理を実現することができます。
■ IC Manage PeerCache:
VelStorシステム社と共同開発した、設計者間での使用ディスクを低減させるデータ共有技術(新規出展)
■ IC Manage next generation GDP(Global Design Platform):
リビジョン管理ツール
■ IC Manage Envision:
設計作業ビックデータを活用した設計の見える化ツール


Nangate   Booth: #Nangate


Standard Cell生成ツール群をご紹介します。
■ Library Creator
■ Library Characterizer
■ Liberty Analyzer
■ Design Audit


ProPlus Design Solutions, Inc.   Booth: #1219


高速・高精度パラレルSPICEシミュレータNanoSpice/NanoSpice Gigaと、新しい回路設計支援ツールMEProをご紹介します。
■ NanoSpice Giga  ~新しいカテゴリのGigaSPICEシミュレータ~
・マルチ(32以上)CoreCPU並列演算によりFastSPICEより高速・高精度を実現
・FastSPICEをチューニングなしでSPICE精度のシミュレータへ置き換え可能
・数ギガ素子規模のメモリのフルチップ検証とサインオフ
・ファウンドリで16/14/10nm FinFETと28nm FD-SOI の精度検証済み
■ NanoSpice  ~世界トップクラスのパラレルSPICEシミュレータ~
・重いシミュレーションジョブのための高速なパラレルSPICE
・ポストレイアウト回路など、数百万トランジスタ規模に対応
・ユニークな16Core演算まで単一ライセンス価格モデル、並列性能と豊富な解析機能
■ MEPro  ~プロセスとデバイスを系統的に評価する回路設計支援ツール~
・モデルライブラリ階層表示とレビュー機能
・デバイス特性/電気的傾向解析による回路設計支援
・複数のプロセスプラットフォームの比較検証と改正の管理
・回路開発/CAD/プロセス開発間のコミュニケーションの円滑化


Silicon Frontline Technology   Booth: #1712


“Electrical and Physical Verification of IC Layout”

SFT顧客の活用事例をご紹介します。
■ 抵抗マップ(RMAP)を用いた電源ネットの早期デバッグ
電源ネットの問題をひと目で摘出 – ビア抜け、狭配線、他
■ IR Dropとエレクトロマイグレーション
設計初期段階から最終サインオフまで高速、簡単にフルチップを解析
■ ESD解析
大規模解析(フルチップ)と詳細解析(ESD保護素子)の2レベルをサポート
■ パワーデバイス解析
Electro-thermalシミュレーションによるデバイスの性能と信頼性の最適化
■ 精度を保障可能な寄生RC抽出



皆様のご来場をお待ち申し上げております。
お問い合わせ、ご予約は こちら までお願いいたします。
以上

2016年5月9日 第1報
2016年5月11日 IC Manage, Inc.とProPlus Design Solutions, Inc.の出展情報を追加しました 
2016年5月13日 Fractal Technologiesの出展情報を追加しました 
2016年5月17日 Aldec, Inc., EDXACT SA, FishTail Design Automation, Inc., Nangateの出展情報を追加しました